专利名称：半导体元件之制造方法
技术领域：
本发明涉及一种半导体的制造，且特别涉及一种接触结构及其制造方法。
背景技术：
在今日快速发展之半导体制造工业中，随着集成度的增加，元件特征之尺寸也随之持续缩减。试图缩减100纳米以下范围之超大规模集成电路(VLSI)元件特征的尺寸时，遭遇到一些阻碍。无论是对前端(Front End ofLine；FEOL)或后端(Back End of Line；BEOL)工艺均有这样的情形。必须缩减尺寸以符合100纳米范围之超大规模集成电路元件的一种元件特征为沟槽开口、介层窗开口或接触窗开口，其中这些开口形成于介电层且穿过介电层，并填充有导电内连线材料，而与位于下方之导电特征接触。制造这类开口时，一般利用等离子蚀刻操作。等离子蚀刻操作通常会在开口中形成残余物，而这些残余物难以移除。随着开口尺寸的缩减，愈来愈难以移除这些残余物，而未移除之残余物占据了较小之开口的一大部分。因此，亟需提供一种可从非常小之开口中有效移除残余物的方法，以使形成于开口中之导电材料可与底下之接触层形成良好之接触。
超临界流体已应用在清洁半导体晶片上。超临界流体萃取法(Supercritical Fluid Extraction)是指一种利用超临界流体来移除污染物之清洁工艺，而超临界流体则是一种在其临界温度与压力以上之类气态(gas-like)物质。超临界流体为流体之温度处于压力无法液化此流体的温度以上。利用超临界流体来进行处理之晶片清洁系统中，已披露在Bok等人于公元1992年6月所出版之固态科技(Solid State Technology)中的“单晶片清洁之超临界流体”(Supercritical Fluids For Single Wafer Cleaning)中，此篇内容在此一并列入参考。目前已发现超临界流体在清洁空白晶片之污染物方面相当有效。因此，亟需使用超临界流体来清洁形成在介电层中之开口内的残余物，并结合后续形成阻障层于开口之经清洁过之表面上的沉积工艺，特别是尺寸小于100纳米范围之小型开口。
发明内容
为满足上述或其它需求并考虑其目的，因此本发明之一方面就是提供一种半导体元件之制造方法，至少包括形成开口，延伸进入或穿过含硅介电层中；利用超临界流体清洁此开口；利用原子层化学气相沉积工艺沉积阻障材料层于开口中；以及形成导电层于阻障材料层上。当开口形成于介电层中以后，可选择性地对介电层进行修复。
本发明之另一方面就是提供一种半导体元件之制造方法，至少包括形成开口穿过含硅介电层并与位于下方之导电材料接触，其中此含硅介电层之介电常数小于实质2.5；利用超临界流体清洁开口，其中此超临界流体至少包括二氧化碳；利用原子层化学气相沉积工艺沉积阻障材料层于开口中；形成导电层于阻障材料层上；进行研磨步骤，以形成该导电层之导电插塞(Plug)于开口中；接着形成并图案化另一导电层，其中此导电层与导电插塞接触。待完成超临界清洁步骤后，可在形成阻障层以前，先选择性地形成介电衬层或密封层。
本发明可从阅读上述之详细描述且辅以附图而得到最佳了解。值得强调的一点是，根据一般实务，附图之各种特征无需依比例表示。相反地，为了清楚的缘故，各种特征之尺寸可随意地放大或缩减。整份说明书与附图中，相同标记表示相同特征。
图1至图7是一种半导体元件之制造方法的各步骤剖面图。其中，图1是如公知技术中，残余物形成于位于介电层中之开口内的剖面示意图。
图2是超临界流体清洁图1之开口的剖面示意图。
图3是在超临界清洁工艺后，利用原子层化学气相沉积形成阻障层之剖面示意图。
图4是一种示范晶种层形成于图3之阻障层上的剖面示意图。
图5是导电材料层形成于图3之阻障层上的剖面示意图。
图6是利用平坦化图5之结构而形成导电插塞于开口中之剖面示意图。
图7是图案化之内连导线接触图6之导电插塞结构的剖面示意图。
图8是本发明之另一示范结构。
主要元件标记说明1含硅介电层 3开口5宽度 7残余物9接触层 11厚度13侧壁 15底部17上表面19超临界流体23阻障层2527晶种层29导电材料层31上表面33导电插塞 35内连线层55介电层具体实施方式
以下描述一些方法与结构，在此方法中，先形成开口于介电层中，再利用超临界流体清洁开口，接着利用原子层化学气相沉积工艺形成至少一层阻障层于清洁过之表面上。超临界流体移除用以制造开口之蚀刻操作所形成之残余物，并产生相对低之表面转移，特别有利于多孔性之低介电常数介电材料，尤其是交互连结之低介电常数介电材料。原子层化学气相沉积工艺具有优异之一致性，且特别有利于小特征尺寸与高深宽比(AspectRatio)，例如特征尺寸小于100nm且深宽比为5或更大。
图1是形成于接触层9上之含硅介电层1的剖面图，其中接触层9之材质可为导电材料，例如内连线金属或半导体材料。开口3包括侧壁13与底部15，其中底部15为构成接触层9之导电材料的暴露部分。接触层9连接形成在与接触层9位于同一层或在接触层9下方之元件连接。开口3可为沟槽开口、接触窗开口或介层窗开口、或其它各种应用在各式超大规模集成电路元件中之开口。在一示范实施例中，开口3之宽度5可小于100纳米，在另一示范实施例中开口3之宽度5可小于70-80纳米。在各示范实施例中，从俯视图(图中未表示)观之，开口3实质上可为圆形、矩形或椭圆形，且开口3之面积小于0.1平方微米。也就是说，底部15之面积可为0.1平方微米或更小，较佳为不超过0.01平方微米。然而，在其它示范实施例中，可应用其它尺寸之开口。含硅介电层1之厚度11在各示范实施例中可依元件需求来加以改变。含硅介电层1可为低介电常数之多孔性材料，且含硅介电层1中可包含有机质，且亦可包括氧或碳，例如碳氧化硅(SiOC)。多孔性低介电常数之含硅介电材料可为封闭型材料或开放型材料，其中封闭型材料之介电常数大于或等于2.2，开放型材料之介电常数小于2.5。含硅介电层1之孔隙率可大于20％。在其它示范实施例中，可使用其它含硅介电材料。含硅介电层1可为单层膜或多层膜所组成。在形成开口3之干蚀刻操作期间，产生了残余物7。残余物7是蚀刻副产品，在本质上为聚合物，且一般包括有机质。残余物7出现在开口3之侧壁13与底部15，亦可能出现在含硅介电层1之上表面17。当含硅介电层1具有高孔洞性时，侧壁13可能特别粗糙。
在含硅介电层1形成后，可选择性地实施修复工艺。修复工艺可在开口3形成前或形成后进行。修复工艺可包括热修复、紫外线修复、电子束修复或其它辐射修复方式。修复工艺可有助于增进介电质之结合、结构与强度，且可改变薄膜结构及/或组成，包括减少介电常数。
接着，将图1之结构暴露于超临界相之物质下。超临界流体19表示于图2上。在一示范实施例中，可使用二氧化碳来作为清洁之超临界流体19，但在其它示范实施例中，可使用其它之超临界流体，例如氧气、臭氧或过氧化氢。在此技术领域中，产生超临界流体之方法为已知。利用超临界流体来清洁整片晶片之方法，已披露在先前列入参考之Bok等人于公元1992年6月所出版之固态科技(Solid State Technology)中的文章，其名称为“单晶片清洁之超临界流体”(Supercritical Fluids For Single WaferCleaning)。可使用添加物来改变超临界流体19之化学性质、极性或媒合力(Solvating Power)。举例而言，可对另一超临界流体19，例如二氧化碳，添加氧气、臭氧或过氧化氢，来增进可视为残余物之有机污染物的氧化。侧壁13与底部15之残余物已清除。可运用合适之工艺状况，以使超临界流体19可通过移除残余物来清洁开口3。当含硅介电层1多孔性时，超临界清洁工艺特别有其优势。
图3是图2之结构在超临界流体19移除并形成后之剖面图。阻障层23较佳是利用原子层化学气相沉积方式来加以制造，且可在超临界流体清洁后随即形成阻障层23。在一实施例中，为确保超临界流体19处理后之含硅介电层1的表面质量，可在超临界清洁工艺步骤原位(In-situ)处形成阻障层23，而不会暴露于空气。为进一步提高含硅介电层1与阻障层23之间的附着力，可在阻障层23沉积前，先形成薄介电衬层，例如原子层化学气相沉积氧化硅。介电衬层之厚度可小于300，且介电衬层之材料可为另一含硅介电质、自封性介电质、有机材料或另一种密度大于含硅介电层1之密度的介电质，且薄介电衬层可紧接于超临界清洁工艺步骤后且在超临界清洁工艺步骤原位处形成，而不会暴露于空气。一种选择性薄介电层的例子表示于图8。介电衬层可作为密封层，且可利用等离子处理或其它合适工艺来制造。选择性等离子处理可作为孔洞密封工艺，以避免后续沉积之薄膜，例如阻障层23，穿透或侵蚀而进入含硅介电层1。在又一示范实施例中，可在超临界流体清洁与利用原子层化学气相沉积形成阻障层23之间进行额外之等离子处理。阻障层23之材质可为钛、钽、氮化钛、氮化钽、其它含钛或钽之化合物、钌、含钌化合物、或其它适合之耐冶金属或其化合物。在一实施例中，利用原子层化学气相沉积所形成之阻障层23的厚度可小于200，在另一示范实施例中，阻障层23之厚度可为100或更薄。随后，可形成导电材料于阻障层23上，如图5所示。
在一示范实施例中，可形成另一层，例如图4所示之晶种层27，于阻障层23上。可使用各种传统晶种层，且在另一示范实施例中，此另一层可为另一种合适之内层导电材料、或者另一种可利用原子层化学气相沉积或其它方式形成之阻障材料。在另一示范实施例中，可不使用此另一层，例如晶种层27。
图5是图3之结构经导电材料层29形成后之剖面图。导电材料层29形成于含硅介电层1之上表面17上并充填开口3。导电材料层29之材料可为铜、铝、铂或者其组合或合金。制造导电材料层29时，可利用传统技术，且导电材料层29填满开口3而形成导电插塞。插塞接触下方之由导电材料所构成之接触层9。
图6是图5之结构在进行选择性研磨程序以平坦化结构后之剖面图。可利用化学机械研磨(CMP)或其它研磨技术来形成平坦之上表面31。导电插塞33包括阻障层23与导电材料层29，且在另一示范实施例中，可提供额外之材料，例如可从图4之基础结构来加以制造。
接着，利用导电插塞33将底下之接触层9电连接至其它特征。举例而言，图7是经图案化之内连线层35形成于含硅介电层1上，其中内连线层35之图案化是利用传统材料与方法。通过导电插塞33，图案化之内连线层33电连接至底下之接触层9。通过优异之清洁与原子层化学气相沉积工艺，可使沉积薄膜形成于无残余物之开口中，进而可改善接触电阻与其它元件参数。
图8是相似于图7之结构的一种结构的剖面图，其包括先前提及之选择性薄介电层55，此介电层55在阻障层23之前形成且位于阻障层23之下。
前述仅用以说明本发明之原理。因此，可了解的一点是，在前述说明中虽未清楚描述或显示，但所属技术领域的技术人员将可设计出体现本发明之原理的各种安排，且这些安排涵括在本发明之精神与范围内。其次，在此所引述之所有例子与条件语句主要仅用以作为教学目的，并帮助读者了解本发明之原理以及发明人所提出之概念，用以促进此技术，而本发明未限制在特别引用之例子与条件内。再者，在此引用本发明的原理、方面与实施例所作之所有陈述，以及特定例子意欲包含其结构上与功能上之等同物。此外，这样的等同物意欲包括现存已知的等效以及日后所发展出之等效，亦即任何所发展出可进行相同功能之构件，而不论结构怎样。
辅以所附之附图的图形来阅读示范实施例之描述，附图视为整个说明书之一部分。在说明书中，相对用语，例如“较低”、“较高”、“水平的”、“垂直的”、“上方”、“下方”、“上”、“下”、“顶部”与“底部”以及其衍生词(例如“水平地”、“向下地”、“向上地”等等)应视为与随后所述或目前所讨论之附图中所示之方位有关。这些相对用语是用以方便说明，而并非要求装置以特定方位来进行建构或操作。
虽然本发明已以示范实施例披露如上，然其并非用以限定本发明。更确切地说，应以宽广的方式来解读权利要求，以涵括所属技术领域的技术人员，在不脱离本发明之等效的范围内，所可能作之任何本发明之其它变形与实施例。
权利要求
1.一种半导体元件之制造方法，其特征是至少包括形成开口，至少延伸至含硅介电层中；利用超临界相物质清洁该开口；利用原子层化学气相沉积工艺沉积阻障材料层于该开口中；以及形成导电层于该阻障材料层上。
2.根据权利要求1所述之半导体元件之制造方法，其特征是该含硅介电层至少包括低介电常数介电层，且该含硅介电层之平均孔隙率实质大于20％。
3.根据权利要求2所述之半导体元件之制造方法，其特征是还至少包括修复该含硅介电层。
4.根据权利要求1所述之半导体元件之制造方法，其特征是该超临界相物质至少包括二氧化碳。
5.根据权利要求1所述之半导体元件之制造方法，其特征是于沉积该阻障材料层之步骤前，还至少包括进行孔洞密封等离子处理工艺。
6.根据权利要求1所述之半导体元件之制造方法，其特征是于沉积该阻障材料层之步骤前，还至少包括形成介电衬层。
7.根据权利要求6所述之半导体元件之制造方法，其特征是该介电衬层至少包括含硅材料或有机材料，且该介电衬层之厚度小于实质300。
8.根据权利要求6所述之半导体元件之制造方法，其特征是该介电衬层至少包括含硅材料、自封性介电质、以及具有密度大于该含硅介电层之密度之介电质中的至少一种。
9.根据权利要求1所述之半导体元件之制造方法，其特征是形成该开口之步骤至少包括形成该开口穿过该含硅介电层，且该开口之底部至少包括导电材料，而该开口之剖面面积不超过0.01平方微米。
10.根据权利要求1所述之半导体元件之制造方法，其特征是该超临界相物质至少包括氧气、臭氧以及过氧化氢之至少一种。
全文摘要
一种半导体元件之制造方法，其利用超临界流体，如二氧化碳(CO
文档编号H01L21/768GK1825562SQ20061000236
公开日2006年8月30日 申请日期2006年1月27日 优先权日2005年1月27日
发明者鲁定中, 曾鸿辉, 章勋明 申请人:台湾积体电路制造股份有限公司