专利名称：快闪存储器的低介电系数侧壁子结构的制作方法
技术领域：
本发明涉及一种快闪存储器元件及制造一种快闪存储器元件的方法，尤其是关于一种具有低介电系数介电侧壁子(spacer)的快闪存储器元件，及制造一种具有低介电系数介电侧壁子的快闪存储器元件的方法。
背景技术：
“快闪存储器”为现有技术中电可擦除可编程只读存储器(EEPROM)的一特定类型，一标准的EEPROM仅允许一次在一位置上读取或写入，这表示当系统使用快闪存储器在同一时间读取及写入不同位置时，快闪存储器可以在较高的有效速度下运作。由于在一定次数的擦除操作之后，环绕用于储存数据的电荷储存机构的绝缘氧化层会受损，使得所有类型的快闪存储器及EEPROM损耗。快闪存储器为非易失性，表示其以无须电源的方式将信息保留在硅片中，就可储存信息于芯片上。再者，快闪存储器提供较快的读存时间及抗固态冲撞的能力。
快闪存储器一般储存信息于一阵列的晶体管中，一般称为“单元”，每一单元一般储存一比特的信息。快闪存储器以浮动栅极雪崩注入型金属氧化物半导体(FAMOS)晶体管为主，其本质上为具有一附加浮动导体的n型金属氧化物半导体(NMOS)晶体管，通过栅极和源极/漏极终端之间的绝缘材料而使附加浮动导体“悬浮”。
图1为现有的快闪存储器单元500的剖面图，现有的快闪存储器单元500包含n+型源极504、p型沟道505、n+型漏极512及p型衬底502。浮动栅极506夹在绝缘介电层510及覆盖沟道505的薄隧道氧化层514之间。浮动栅极506提供快闪存储器单元500的存储器储存元件，且通过薄隧道氧化层514和绝缘介电层510而与存储器单元500的其他元件绝缘。控制栅极508位于绝缘介电层510顶上，且位于浮动栅极506之上。此浮动栅极506通过绝缘层510，如一层二氧化硅(SiO2)而与控制栅极508绝缘。图中显示的现有的快闪存储器单元500基本上为具有附加的浮动栅极506的n沟道晶体管。电“接触”或耦合浮动栅极506仅透过环绕二氧化硅层和源极504、漏极512、沟道505及控制栅极508的电容网络(capacitor network)而发生。由于固有的硅-二氧化硅(Si-SiO2)能量势垒高度，任一存在浮动栅极506上的电荷被保留，从而产生一非易失性存储器。
现有的快闪存储器单元500的结构一般包含约100埃()数量级的薄隧道氧化层514、陡变漏极接面、阶段源极接面、氧化物-氮化物-氧化物(ONO)层间多晶硅氧化物，及长度约0.3微米(micron ormicrometer，μm)数量级的短电沟道。因为与浮动栅极506的电连接仅通过电容，快闪存储器单元500可以想成具有n沟道晶体管贴附其上的线性“电容网络”。单元500的总电容约等于网络的附加电容。快闪存储器500的耦合比，定义为与浮动栅极耦合的终端电压比，其一般定义如下控制栅极耦合比(GCR)、漏极耦合比(DCR)及源极耦合比(SCR)。
编程一快闪存储器单元500表示电荷(即电子)被加入浮动栅极506。施加一高漏极至源极偏压电压及一高控制栅极电压Vg，控制栅极电压Vg使沟道505反向，而漏极偏压促进电子朝向漏极512。在跨越沟道505的过程中，一些电子会撞击硅晶格且变成直接朝向硅-二氧化硅介面。通过栅极电压Vg产生的电场的帮助，一些电子穿过薄氧化层514且加入浮动栅极506。在完成编程之后，加入浮动栅极506的电子增加了单元的起始电压。编程是被选择性地在单元500阵列中每一单独单元500执行的。
读取快闪存储器单元500的执行使用一感测放大器(未显示)。对于已经被编程的单元500，通过增加在浮动栅极506的电荷，而增加单元的开启电压Vt，通过施加一控制栅极电压Vg以及监控漏极电流，可以确定在各自的浮动栅极上，具有电荷的单元和不具有电荷的单元之间的差异。感测放大器比较单元漏极电流和参考单元的电流，其中，参考单元如在制造测试期间已编程至参考电平的快闪存储器单元500。与参考单元相比较，擦除的存储器单元具有更多的单元电流，因此，为逻辑“1”，相反地，相对于参考单元，编程存储器单元500吸引较少的电流，为逻辑“0”。
擦除快闪存储器单元500表示从浮动栅极506移除电子。擦除快闪存储器的执行通过同时施加电压至许多单元，使得单元500在“快闪”中被擦除。快闪存储器单元的一般擦除操作可能通过施加正电压至源极504，施加一负或接地电压至控制栅极508，且保持快闪存储器单元500的衬底502在接地电位来执行。漏极512可以是“浮动”的。在这些条件下，一高电场存在于浮动栅极506和源极504之间。在擦除期间，源极接面经历门二极管状态，而电子可以隧穿经过厚度约数埃的二氧化硅隧道氧化层514，而抵达源极504中。在擦除操作完成之后，电子已从浮动栅极506移除，从而降低单元的起始电压Vt。虽然编程对每个个别的快闪存储器单元500具选择性，但是擦除操作通常包含一个阵列中的许多非易失性存储器500被同时擦除。
当快闪存储器500的单元尺寸持续缩小时，栅极506和漏极512之间的电容增加，因此，导致GCR降低。
期待提供一种快闪存储器单元，相对于现有的快闪存储器单元具有缩小的尺寸，不会降低GCR，并达到良好的效能及可靠性。期待的是提供一种快闪存储器元件，具有低介电系数(low-k)侧壁子，及制造具有低介电系数介电侧壁子的快闪存储器元件的方法。
发明内容
大致来说，本发明包含一种快闪存储器单元，包含有主表面的硅衬底，源极区域于一部分硅衬底之中且接近主表面，漏极区域于一部分硅衬底之中且接近主表面，且漏极区域与源极区域分隔。此快闪存储器单元包含第一介电层形成于主表面之上，浮动栅极置于第一介电层之上，层间栅极介电层置于浮动栅极之上，控制栅极置于层间栅极介电层之上，第二介电层及低介电系数介电侧壁子置于第二介电层之上。第一介电层覆盖漏极与源极之间的部分主表面。第二介电层围绕第一介电层、控制栅极、层间栅极介电层和浮动栅极的外侧部分。
另一方面，本发明包含一种形成一快闪存储器单元的方法。提供具有主表面的硅衬底，第一介电层形成于硅衬底的主表面之上。浮动栅极形成于第一介电层之上，且层间栅极介电层形成于浮动栅极之上。控制栅极形成于层间栅极介电层之上。部分控制栅极、层间栅极介电层、浮动栅极及第一介电层被移除。源极区域形成于一部分硅衬底之中且接近主表面。漏极区域形成于一部分硅衬底之中且接近主表面，漏极区域与源极区域分隔。第二介电层形成且围绕第一介电层、控制栅极、层间栅极介电层及浮动栅极的外侧部分。低介电系数介电侧壁子形成于第二介电层之上。
前面的发明内容及实施方式将可结合附图而有较佳的了解。为了说明本发明，揭示呈现优选的图示实施例。然而，本发明并非限定于图中显示的精确的安排及说明。
图1为现有技术的快闪存储器单元的部分放大剖面图；图2为根据本发明的第一优选实施例的具有低介电系数介电侧壁子的快闪存储器单元的部分放大剖面图；图3为根据本发明的第二优选实施例的具有低介电系数介电侧壁子的快闪存储器单元的部分放大剖面图；图4为根据本发明的优选实施例的具有第一介电层形成于硅衬底的快闪存储器单元的部分放大剖面图；图5为在图4中的部分形成的半导体元件的部分放大剖面图，其具有浮动栅极形成于第一介电层之上；图6为在图5中的部分形成的半导体元件的部分放大剖面图，其具有层间多晶硅介电层形成于浮动栅极之上；图7为在图6中的部分形成的半导体元件的部分放大剖面图，其具有控制栅极形成于层间多晶硅介电层之上；图8为在图案化期间，在图7中的部分形成的半导体元件的部分放大剖面图；图9为在源极/漏极注入过程期间，在图8中的部分形成的半导体元件的部分放大剖面图；图10为在图9中的部分形成的半导体元件的部分放大剖面图，其具有第二介电层和第三介电层形成于其上；图11为在图10中的部分形成的半导体元件的部分放大剖面图，其具有低介电系数层形成于第三介电层之上；图12为在图案化期间，在图11中的部分形成的半导体元件的部分放大剖面图；以及图13为在图12中的部分形成的半导体元件的部分放大剖面图，其具有选择性地形成于其上的第四介电层。
具体实施例方式
下列说明书中所使用的特定用词仅为便利之用而非限定。字“右”、“左”、“较低”及“较高”表示图中参考元件的方向。字“向内”及“向外”分别表示朝向或远离的说明及标示部分的物件的几何中心。这些用词包含上述特定的字、其衍生及相似涵义的字。再者，使用在权利要求及其对应的说明书中的字“一”，表示“至少一”。
如在此使用的，涉及导电性会限制在说明的实施例中。然而，可为本领域技术人员所知的是P型导电性可以与N型导电性切换，且元件仍是功能性正确的(即一第一或第二导电性类型)。因此，在此所使用的涉及的N或P也可以以N和P或P和N取代表示。
再者，N+及P+分别表示重掺杂的N及P区域；N++及P++分别表示非常重掺杂的N及P区域；N-及P-分别表示轻掺杂的N及P区域；N--及P--分别表示非常轻掺杂的N及P区域。然而，此相对掺杂的用词不应视为限制。
详细参考附图，其中所有图中相似的元件编号代表类似元件。根据本发明的第一优选实施例，快闪存储器单元100揭示于图2中，其具有LOW-K(低介电系数)侧壁子120。图2显示快闪存储器单元100的剖面图。快闪存储器单元100包含源极104、沟道105、漏极112及衬底102。浮动栅极106夹在绝缘介电层或栅极间介电层110与一第一介电层或薄隧道氧化层114之间，其中第一介电层或薄隧道氧化层114覆盖沟道105。浮动栅极106提供快闪存储器单元100的存储器储存元件，且与存储器单元100的其他元件绝缘。控制栅极108位于栅极间介电层110顶上，且覆盖浮动栅极106。浮动栅极106通过栅极间介电层110与控制栅极108绝缘。
栅极间介电层110优选为一多晶硅间介电材料，控制栅极108和浮动栅极106优选由掺杂或未掺杂的多晶硅(SIX)形成。
与现有快闪存储器单元500相似，电接触或耦合浮动栅极106仅透过环绕二氧化硅层和源极104、漏极112、沟道105及控制栅极108的电容网络而发生。任一存在浮动栅极106之上的电荷由于固有的硅-二氧化硅能量势垒高度而被保留，从而产生一般的非易失性存储器。
快闪存储器单元100还包含第二介电层115，环绕栅极106、108及介电层110、114的外侧部分。此第二介电层115优选为一氧化物材料。第三介电层118形成于第二介电层115之上。此第三介电层118优选为一氮化物材料。再者，一低介电系数介电侧壁子层位于第三介电层118顶上，且提供进一步的绝缘区域于浮动栅极106及源极区域104及漏极区域112之间。低介电系数介电侧壁子层120具有的介电系数小于二氧化硅的介电系数(即小于约3.9)。
低介电系数介电侧壁子层120可能为氟化氧化物(FSG)、芳香烃(SILK)、碳氟(CF)聚合物、多孔聚合物等。低介电系数介电侧壁子层120优选为氟化氧化物。对于氟化氧化物而言，低介电系数介电侧壁子层120可能以化学气相沉积(CVD)形成，对于芳香烃及多孔聚合物，低介电系数介电侧壁子层120可能以旋涂电介质(SOD)形成。低介电系数材料的使用会降低电容耦合。通过提供此低介电系数介电侧壁子层120，在浮动栅极106和漏极区域112之间测量的电容降低。因此，控制栅极耦合比(GCR)可以被控制，而漏极耦合比(DCR)可以降低。低介电系数介电侧壁子层120的使用可以增加GCR，因此，即使在尺寸降低之后，快闪存储器单元100仍具有良好的效能。也可以达到良好的可靠性，这是因为第一介电(隧道氧化)层114的厚度不需要为了改善GCR而减少。另一方面，DCR降低使得当快闪存储器单元100进行编程时，第一介电(隧道氧化)层114承受较少的应力，因此，快闪存储器单元100的可靠性得以改善。
图3根据本发明的第二优选实施例，揭示一快闪存储器单元200，其具有低介电系数侧壁子220。图3显示快闪存储器单元200的剖面图。快闪存储器单元200包含源极204、沟道205、漏极212及衬底202。浮动栅极206夹在绝缘介电层或栅极间介电层210与第一介电层或薄隧道氧化层214之间，其中第一介电层或薄隧道氧化层214覆盖沟道205。浮动栅极206提供快闪存储器单元200的存储器储存元件，且与存储器单元200的其他元件绝缘。控制栅极208位于栅极间介电层210顶上，且覆盖浮动栅极206。浮动栅极206通过栅极间介电层210与控制栅极绝缘。
栅极间介电层210优选为一多晶硅间介电材料，控制栅极208和浮动栅极206优选由掺杂或未掺杂的多晶硅(SIX)形成。
与现有的快闪存储器单元500相似，电接触或耦合浮动栅极206仅透过环绕二氧化硅层和源极204、漏极212、沟道205及控制栅极208的电容网络而发生。任一存在浮动栅极206之上的电荷由于固有的硅-二氧化硅能量势垒高度而被保留，从而产生一般的非易失性存储器。
与第一优选实施例相似，快闪存储器单元200还包含第二介电层215，环绕栅极206、208及介电层210、214的外侧部分。此第二介电层215优选为一氧化物材料。第三介电层218形成于第二介电层215之上。此第三介电层218优选为一氮化物材料。再者，一低介电系数介电侧壁子层220位于第三介电层218顶上，且提供进一步的绝缘区域于浮动栅极206和源极区域204及漏极212之间。再者，快闪存储器单元200包含第四介电层219，围绕低介电系数介电侧壁子层220，此第四介电层219优选为一氮化物材料。低介电系数介电侧壁子层220具有的介电系数小于二氧化硅的介电系数(即小于约3.9)。
低介电系数介电侧壁子层220可能为氟化氧化物(FSG)、芳香烃(SILK)、碳氟(CF)聚合物、多孔聚合物等。低介电系数介电侧壁子层220优选为氟化氧化物。对于氟化氧化物及碳氟聚合物而言，低介电系数介电侧壁子层220可能以化学气相沉积(CVD)形成，或对于芳香烃及多孔聚合物，低介电系数介电侧壁子层220可能以旋涂电介质(SOD)形成。低介电系数材料的使用会降低电容耦合。通过提供此低介电系数介电侧壁子层220，在浮动栅极206和漏极区域212之间测量的电容降低。因此，控制栅极耦合比(GCR)可以被控制，而漏极耦合比(DCR)可以降低。低介电系数介电侧壁子层220的使用可以增加GCR，因此，即使在尺寸降低之后，快闪存储器单元200仍具有良好的效能。也可以达到良好的可靠性，这是因为第一介电(隧道氧化)层214的厚度不需要为了改善GCR而降低。另一方面，DCR降低使得当快闪存储器单元200进行编程时，第一介电(隧道氧化)层214承受较少的应力，因此，快闪存储器单元200的可靠性得以改善。
层110、114、115、120、210、214、215、218、219、220及栅极106、108、206、208可能以现有技术中各种不同的方式形成，举例来说，层110、114、115、120、210、214、215、218、219、220可以长成或沉积。沉积可以是化学气相沉积(CVD)、物理气相沉积(PVD)、蒸镀、溅镀等。通过光刻或光掩膜(“掩膜”)技术可以将图案形成于半导体衬底102、202的表面之上。层110、114、115、120、210、214、215、218、219、220可以机械蚀刻、化学蚀刻和/或化学机械抛光(CMP)等回蚀。再者可以在快闪存储器单元100、200的工艺中使用已知的掺杂、热处理、扩散、蚀刻、层化、挖沟、抛光等，而不会脱离本发明。
根据图4至图13所揭示的本发明的优选实施例，本发明还包含形成快闪存储器单元100、200的方法。
参考图4，提供具有主表面102A、202A的硅衬底102、202，此硅衬底102、202优选为P型硅衬底。第一介电层114、214形成于硅衬底102、202的主表面102A、202A之上，第一介电层114、214使用热长成、低压(LP)化学气相沉积、等离子体增强化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、沉积的直接使用及其组合。
图5显示浮动栅极106、206形成于第一介电层114、214之上，且图6显示层间多晶硅介电层110、210形成于浮动栅极106、206之上。层间多晶硅介电层110、210使用热长成、低压化学气相沉积、等离子体增强化学气相沉积、常压化学气相沉积、沉积的直接使用及其组合。
现在参考图7，控制栅极108、208形成于层间多晶硅介电层110、210之上。图8中，在图案化期间，栅极掩膜50置于接近硅衬底102、202的主表面102A、202A，通过栅极掩膜50曝光的部分控制栅极108、208、层间多晶硅介电层110、210、浮动栅极106、206及介电层114、214，是以已知的蚀刻技术，如化学蚀刻、机械蚀刻、等离子体蚀刻、反应性离子蚀刻(RIE)等移除的，以形成图8所显示的结构。
图9显示源极区域104、204形成于一部分的硅衬底102、202之中，接近主表面102A、202A的位置。漏极区域112、212也形成于一部分的硅衬底102、202之中，接近主表面102A、202A的位置。源极区域104、204和漏极区域112、212的形成可能通过掺杂部分硅衬底102、202接近主表面102A、202A的位置，且有效扩散这些掺杂至硅衬底102、202中，以产生预期的源极区域104、204和漏极区域112、212。此掺杂的执行通过下列之一离子注入、固相扩散、液相扩散、旋涂沉积、等离子体掺杂、气相掺杂、激光掺杂等。以硼(B)掺杂则产生更P型的区域，以磷掺杂则产生更N型的掺杂，以氩(AR)掺杂则产生更N型的掺杂。可能使用其他掺杂，如锑(SB)、铋(BI)、铝(AL)、铟(IN)、镓(GA)等，将视硅衬底202的材料及预期的掺杂长度而定。源极区域104、204及漏极区域112、212优选以离子注入形成。硅衬底102、202优选为P型，源极区域104、204优选为N型，且漏极区域112、212优选为N型。
参考图10，第二介电层115、215围绕部分介电层114、214、控制栅极108、208、层间多晶硅介电层110、210及浮动栅极106、206形成。第三介电层118、218可能在形成低介电系数介电侧壁子120、220之前，形成于第二介电层115、215之上。
图11显示低介电系数介电侧壁子120、220形成于第三介电层118、218之上。对于氟化氧化物及碳氟聚合物，低介电系数介电侧壁子层120、220可能以化学气相沉积(CVD)形成，或对于芳香烃及多孔聚合物，低介电系数介电侧壁子层120、220可能以旋涂电介质(SOD)形成。在图12显示低介电系数介电侧壁子120、220在图案化期间被移除。低介电系数介电侧壁子120、220可能为氟化氧化物(FSG)、芳香烃(SILK)、碳氟(CF)聚合物、多孔聚合物等。低介电系数介电侧壁子层120、220优选具有的介电系数小于二氧化硅的介电系数(即小于约3.9)。
第四介电层219可选择性地形成于低介电系数介电侧壁子120、220之上(图13)。第四介电层219优选为氮化硅材料。
附加的层可能形成于快闪存储器100、200之上，且附加的连接及金属化可能以现有技术产生，而不脱离本发明。
根据前述可以看出本发明关于具有低介电系数介电侧壁子层的快闪存储器元件，及制造具有低介电系数介电侧壁子层的快闪存储器元件的方法。可以为本领域技术人员所了解的是在不脱离广义的本发明内容的情况下，可以将前述的实施例予以变化。因此，可以了解的是本发明并非限定于前述的特定实施例，而是涵盖权利要求所界定的本发明的精神及范围内的修饰。
权利要求
1.一种快闪存储器单元，包含一硅衬底，具有一主表面；一源极区域，于一部分该硅衬底之中且接近该主表面；一漏极区域，于一部分该硅衬底之中且接近该主表面，且该漏极区域与该源极区域分隔；一第一介电层，形成于该硅衬底的该主表面之上，该第一介电层覆盖至少一部分该硅衬底中该漏极区域与该源极区域之间的该主表面；一浮动栅极，置于该第一介电层之上；一层间栅极介电层，置于该浮动栅极之上；一控制栅极，置于该层间栅极介电层之上；一第二介电层，围绕该第一介电层、该控制栅极、该层间栅极介电层及该浮动栅极的外侧部分；以及一低介电系数介电侧壁子，置于该第二介电层之上。
2.如权利要求1所述的快闪存储器，其中该低介电系数介电侧壁子为氟化氧化物(FSG)、芳香烃(SiLK)、碳氟(CF)聚合物及多孔聚合物之一。
3.如权利要求1所述的快闪存储器，还包含一第三介电层，形成于该第二介电层之上，且在该第二介电层与该低介电系数介电侧壁子之间。
4.如权利要求1所述的快闪存储器，还包含一第四介电层，形成于该低介电系数介电侧壁子之上。
5.如权利要求1所述的快闪存储器，其中该低介电系数介电侧壁子具有一介电系数，该介电系数小于未掺杂的二氧化硅(SiO2)的介电系数。
6.如权利要求1所述的快闪存储器，其中该浮动栅极为掺杂的多晶硅及未掺杂的多晶硅之一。
7.如权利要求1所述的快闪存储器，其中该硅衬底为p型，该源极区域及该漏极区域为n型。
8.如权利要求1所述的快闪存储器，其中至少一部分该硅衬底接近该主表面、该源极区域和该漏极区域之间及该控制栅极的下方定义一沟道区域。
9.一种形成一快闪存储器单元的方法，包含提供一硅衬底，具有一主表面；形成一第一介电层，位于该硅衬底的该主表面之上；形成一浮动栅极，位于该第一介电层之上；形成一层间栅极介电层，位于该浮动栅极之上；形成一控制栅极，位于该层间栅极介电层之上；移除部分该控制栅极、该层间栅极介电层、该浮动栅极及该第一介电层；形成一源极区域，于一部分该硅衬底之中且接近该主表面；形成一漏极区域，于一部分该硅衬底之中且接近该主表面，且该漏极区域与该源极区域分隔；形成一第二介电层，围绕该第一介电层、该控制栅极、该层间栅极介电层及该浮动栅极的外侧部分；以及形成一低介电系数介电侧壁子于该第二介电层之上。
10.如权利要求9所述的方法，还包含形成一第三介电层于该第二介电层之上，且在形成该低介电系数介电侧壁子之前。
11.如权利要求10所述的方法，还包含形成一第四介电层于该低介电系数介电侧壁子之上。
12.如权利要求9所述的方法，其中形成该低介电系数介电侧壁子通过化学气相沉积及旋涂电介质之一。
13.如权利要求9所述的方法，还包含蚀刻部分该低介电系数介电侧壁子。
14.如权利要求9所述的方法，其中该低介电系数介电侧壁子为氟化氧化物(FSG)、芳香烃(SiLK)、碳氟(CF)聚合物及多孔聚合物之一。
15.如权利要求9所述的方法，其中该低介电系数介电侧壁子具有一介电系数，该介电系数小于未掺杂的二氧化硅(SiO2)的介电系数。
16.如权利要求9所述的方法，其中该浮动栅极为掺杂的多晶硅和未掺杂的多晶硅之一。
17.如权利要求9所述的方法，其中该硅衬底为p型，该源极区域及该漏极区域为n型。
18.如权利要求9所述和方法，其中至少一部分该硅衬底接近该主表面、该源极区域和该漏极区域之间及该控制栅极的下方定义一沟道区域。
全文摘要
一种快闪存储器单元，包含有主表面的硅衬底，源极区域于一部分硅衬底之中且接近主表面，漏极区域于一部分硅衬底之中且接近主表面，且漏极区域与源极区域分隔。此快闪存储器单元包含第一介电层形成于主表面之上，浮动栅极置于第一介电层之上，层间栅极介电层置于浮动栅极之上，控制栅极置于层间栅极介电层之上，第二介电层及低介电系数介电侧壁子置于第二介电层之上。第一介电层覆盖漏极与源极之间的部分主表面。第二介电层围绕第一介电层、控制栅极、层间栅极介电层及浮动栅极的外侧部分。
文档编号H01L29/423GK1917234SQ20061009592
公开日2007年2月21日 申请日期2006年6月23日 优先权日2005年8月16日
发明者吴祝菁, 易成名 申请人:旺宏电子股份有限公司