专利名称：以两阶段蚀刻方式在半导体基材上形成熔丝窗的方法
技术领域：
本发明涉及一种半导体工艺领域，尤其涉及一种以两阶段蚀刻方式可靠稳定地在半导体基材上蚀刻形成一具有高深宽比(aspect ratio)的熔丝窗的 方法，其中利用到先进工艺控制(Advanced process control, APC),使得熔丝 窗底部的目标层剩余厚度能够被精密地控制。
背景技术：
如本领域技术人员所知，为了避免半导体芯片中有缺陷的元件影响产 品的可靠度及顺利运作，在半导体集成电路上有时会设计所谓的备用电路 (redundancy circuit),其原理乃是利用激光来烧断备用电路中的熔丝线，藉 此绕开芯片中有缺陷的元件或者连结至备用的元件或电路。图1中绘示的是现有形成在半导体基材100上的多层金属内连线结构 12以及熔丝线10的剖面示意图。如图l所示，形成在半导体基材IOO上的 多层金属内连线结构12包含有一下层镶嵌金属导线层122,其主要是由铜 金属所构成，并利用现有的铜镶嵌工艺形成，举例来说，其可以是多层金 属内连线结构12中的第五层金属导线(M5)层，而为了简化说明，第一至第 四层金属导线层并未绘示于图中。下层镶嵌金属导线层122被嵌入在绝缘 介电层113以及蚀刻停止层114内。多层金属内连线结构12还包括有一镶嵌金属导线层124，在此例中， 其为第六层金属导线(M6)层，且形成在绝缘介电层109以及蚀刻停止层110 内。镶嵌金属导线层124经由形成在绝缘介电层111与盖层112内的介层插 塞123与下层镶嵌金属导线层122构成电连接。在此例中，多层金属内连 线结构12还包括有一镶嵌金属导线层126,其为第七层金属导线(M7)层， 且形成在绝缘介电层105以及蚀刻停止层106内。镶嵌金属导线层126经 由形成在绝缘介电层107与盖层108内的介层插塞125与镶嵌金属导线层 124构成电连接。最后，多层金属内连线结构12的最上面是一焊垫层128, 其通常是由铝、铝铜合金或铜金属等所构成。
焊垫层128经由形成在绝缘介电层103与盖层104内的介层插塞127 与下方的镶嵌金属导线层126构成电连接。在焊垫层128上方其周围通常 会覆盖有保护层101以及介电层102,且在保护层101中会形成开口 130, 暴露出一部分的焊垫层128的上表面。前述的绝缘介电层105、 107、 109、 111及113可以是由低介电常数材 料所构成，例如FSG或同等材料。前述的蚀刻停止层106、 110及114可以 是PECVD氮化硅、LPCVD氮化硅或氮化硅氧层(oxy-nitride)。前述的盖层 104、 108、 110及112可以是PECVD氮化硅、LPCVD氮化硅、碳化硅或氮 化硅氧层等所构成。介电层102通常是由氧化硅，例如PECVD氧化硅所构 成。保护层101通常是由氮化硅所构成。在此例中，熔丝线10与多层金属内连线结构12的下层镶嵌金属导线 层122同时制作完成。在完成前述的集成电路结构后，最后还需要在熔丝 线10的正上方形成一熔丝窗，其具有非常高的深宽比，且蚀刻熔丝窗时， 必须使熔丝窗的底部不会暴露出熔丝线10，以避免其氧化。图2至图4绘示的是现有形成熔丝窗的方法示意图。首先，如图2所 示，在保护层101上形成一光致抗蚀剂层150，然后进行一光刻工艺，于光 致抗蚀剂层150中形成一开口 160,其位于熔丝线10的正上方，并且定义 出即将形成在半导体基材100内的熔丝窗的形状。如图3所示，接着进行 一单步骤不间断的干蚀刻工艺，经由开口 160连续向下蚀刻介电层101至 111，如此形成一具有深度非常深，约介于40000至50000埃左右的熔丝窗 200。在此例中，蚀刻熔丝窗200的过程中总共需要连续蚀刻11层介电层， 其中至少包括五种以上的不同介电材料。如前所述，为了避免熔丝线IO的氧化，因此蚀刻熔丝窗时，必须确使 熔丝窗的底部不致暴露出熔丝线10。因此，前述的单步骤不间断的干蚀刻 工艺必须使其最终停止在绝缘介电层111中，此绝缘介电层111又被称为"目 标层"。此外，为了提高激光烧断熔丝的可靠度，目标层lll最后剩余厚度 的控制即显得非常重要。通常，最好能将目标层111最后剩余厚度控制在 2000埃左右。最后，如图4所示，在完成目标层111最后剩余厚度的量测 后，随即再将光致抗蚀剂层150去除。然而，现有技艺的缺点在于前述的单步骤不间断的干蚀刻工艺非常的 费时且不可靠。根据现有技艺，前述的单步骤不间断的干蚀刻工艺是在终
点模式下利用不同蚀刻参数的切换，以具有选择比的蚀刻参数，分别逐层 来蚀刻目标层111上方的多层介电层，因此，现有技艺的单步骤不间断的干 蚀刻工艺，对于介电层101至111的蚀刻速率基本上是不相同的，此外，蚀 刻熔丝窗200的过程中总共需要连续蚀刻ll层介电层，其中至少包括五种 以上的不同介电材料，复杂的变数使得前述的单步骤不间断的干蚀刻工艺的误差累积非常的大，造成通常有50。/。以上的不合格率，同时常常需要在完成熔丝窗后再根据未达标准的部分进行调整，造成生产上的麻烦，而有 必要进行进一步的改善与改良。发明内容本发明的主要目的在提供一种以两阶段蚀刻方式可靠稳定地在半导体 基材上蚀刻形成一具有高深宽比的熔丝窗的方法，其中利用到工艺自动控 制，使得熔丝窗底部的目标层剩余厚度能够被精密地控制，以解决上述现 有技艺的问题与缺点。根据本发明的优选实施例，本发明提供一种以两阶段蚀刻方式在半导 体基材上形成熔丝窗的方法。首先提供一半导体基材，其上具有一熔丝线， 形成在一介电层堆叠结构中，该介电层堆叠结构包括有一目标层，覆盖在 该熔丝线上，至少一中间介电材料层，覆盖在该目标层上，以及一保护层 覆盖在该中间介电材料层上。接着进行一光刻工艺，于该保护层上形成一 光致抗蚀剂层，且该光致抗蚀剂层具有一开口，该开口位于该熔丝线的正 上方，并定义出该熔丝窗的形状。进行一第一千蚀刻工艺，经由该开口以 非选择性的方式蚀刻该保护层以及该中间介电材料层，暴露出该目标层。 进行一第一厚度量测步骤，量测在完成该第一干蚀刻工艺之后的该目标层 的厚度。进行一第二干蚀刻工艺，根据在该第一厚度量测步骤所量测到的 该目标层的厚度决定出一蚀刻时间，继续蚀刻掉一部分的该目标层厚度， 形成该熔丝窗。进行一第二厚度量测步骤，量测在完成该第二千蚀刻工艺 之后的该目标层的剩余厚度。最后，去除该光致抗蚀剂层。根据本发明的另 一优选实施例，本发明提供一种以两阶段蚀刻方式在 半导体基材上形成熔丝窗的方法。首先提供一半导体基材，其上具有一炫 丝线，形成在一介电层堆叠结构中，该介电层堆叠结构包括有一目标层， 覆盖在该熔丝线上， 一第一中间介电材料层，覆盖在该目标层上， 一第二
中间介电材料层，覆盖在该第一中间介电材料层上，以及一保护层覆盖在 该第二中间介电材料层上。接着进行一光刻工艺，于该保护层上形成一光致抗蚀剂层，且该光致抗蚀剂层具有一开口 ，该开口位于该熔丝线的正上 方，并定义出该熔丝窗的形状。进行一第一干蚀刻工艺，经由该开口以非 选择性的方式蚀刻该保护层以及该第二中间介电材料层，以于该保护层以 及该第二中间介电材料层中形成一过渡熔丝窗。进行一第 一厚度量测步骤， 量测在完成该第一干蚀刻工艺之后所剩的该第二中间介电材料层、该第一 中间介电材料层及该目标层的加总厚度。进行一第二干蚀刻工艺，根据在 该第一厚度量测步骤所量测到的该加总厚度决定出一蚀刻时间，继续经由 该过渡熔丝窗蚀刻掉该第二中间介电材料层、该第 一 中间介电材料层以及 一部分的该目标层厚度，形成该熔丝窗。进行一第二厚度量测步骤，量测 在完成该第二干蚀刻工艺之后的该目标层的剩余厚度。最后，去除该光致 抗蚀剂层。为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请 参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用， 并非用来对本发明加以限制。
图1中绘示的是现有形成在半导体基材上的多层金属内连线结构以及 熔丝线的剖面示意图；图2至图4绘示的是现有形成熔丝窗的方法示意图； 图5至图9绘示的是本发明优选实施例以两阶段蚀刻方式在半导体基 材上形成熔丝窗的方法的剖面示意图；成熔丝窗的方法的流程图；图11绘示的是在进行第一次的蚀刻步骤，完成过渡熔丝窗之后，所得 到的不同批次的过渡熔丝窗底部目标层剩余厚度的变化曲线；图12绘示的是在进行第二次的蚀刻步骤，完成熔丝窗之后，所得到的 不同批次的熔丝窗底部目标层剩余厚度的变化曲线；图13及图1.4绘示的是根据本发明另一优选实施例采用两阶段蚀刻方 式，利用APC控制形成熔丝窗的方法示意图。
主要元件符号说明10熔丝线12多层金属内连线结构100半导体基材101保护层102介电层103绝缘介电层104105绝缘介电层106蚀刻停止层107绝缘介电层108109绝缘介电层110蚀刻停止层111绝缘介电层112113绝缘介电层114蚀刻停止层122下层镶嵌金属导线层123介层插塞124镶嵌金属导线层125介层插塞126镶嵌金属导线层127介层插塞128焊垫层130开口150光致抗蚀剂层160开口200熔丝窗200a过渡熔丝窗具体实施方式
请参阅图5至图10，其绘示的是本发明优选实施例以两阶段蚀刻方式 在半导体基材上形成熔丝窗的方法的示意图，其中图5至图9绘示的是本 发明优选实施例以两阶段蚀刻方式在半导体基材上形成熔丝窗的方法的剖 面示意图，图IO绘示的是本发明优选实施例以两阶段蚀刻方式在半导体基 材上形成熔丝窗的方法的流程图，且图中相同的元件及区域仍沿用相同的 符号来说明。如图5所示，同样的，在半导体基材100上形成有多层金属内连线结 构12以及熔丝线10。多层金属内连线结构12包含有一下层镶嵌金属导线 层122，其主要是由铜金属所构成，并利用现有的铜镶嵌工艺形成，举例来 说，其可以是多层金属内连线结构12中的第五层金属导线(M5)层，而为了 简化说明，第一至第四层金属导线层并未绘示于图中。下层镶嵌金属导线 层122被嵌入在绝缘介电层113以及蚀刻停止层114内。多层金属内连线结构12还包括有一镶嵌金属导线层124,其为第六层
金属导线(M6)层，且形成在绝纟彖介电层109以及蚀刻〗亭止层110内。镶嵌金属导线层124经由形成在绝缘介电层111与盖层112内的介层插塞123 与下层镶嵌金属导线层122构成电连接。多层金属内连线结构12还包括有 一镶嵌金属导线层126,其为第七层金属导线(M7)层，且形成在绝缘介电层 105以及蚀刻停止层106内。镶嵌金属导线层126经由形成在绝缘介电层 107与盖层108内的介层插塞125与镶嵌金属导线层124构成电连接。多层 金属内连线结构12的最上面是一焊垫层128,其通常是由铝、铝铜合金或 铜金属等所构成。焊垫层128经由形成在绝缘介电层103与盖层104内的 介层插塞127与下方的镶嵌金属导线层126构成电连接。在焊垫层128上 方其周围通常会覆盖有保护层101以及介电层102,且在保护层101中会形 成开口 130，暴露出一部分的焊垫层128的上表面。前述的绝缘介电层105、 107、 109、 111及113可以是由低介电常数材 料所构成，例如FSG或同等材料。前述的蚀刻停止层106、 110及114可以 是PECVD氮化硅、LPCVD氮化硅或氮化硅氧层(oxy-nitride)。前述的盖层 104 、 108、 110及112可以是PECVD氮化硅、LPCVD氮化硅、碳化硅或氮 化硅氧层等所构成。介电层102通常是由氧化硅，例如PECVD氧化硅所构 成。保护层101通常是由氮化硅所构成。如图5所示，熔丝线IO是与多层金属内连线结构12的下层镶嵌金属 导线层122同时制作完成，且同样是利用铜镶嵌工艺形成。熔丝线10与下 层镶嵌金属导线层122皆形成在绝缘介电层113中。如前所述，为了方便后续的激光烧断工艺的进行，在熔丝线10的正上 方必须以蚀刻方式穿透从介电层101至介电层111,总计11层的介电层， 其中包括至少五种不同的介电材料，才能在半导体基材100上形成一熔丝 窗，而现有技艺中的单步骤不间断的干蚀刻工艺是在终点模式下利用不同 蚀刻参数的切换，以具有选择比的蚀刻参数，分别逐层来蚀刻目标层111 上方的多层介电层，复杂的变数使得前述的单步骤不间断的干蚀刻工艺的 误差累积非常的大，也较费时且不易精确控制。图6至图9绘示的是本发明优选实施例形成熔丝窗的方法示意图。首 先，如图6所示，在保护层101上形成一光致抗蚀剂层150,然后进行一光 刻工艺，于光致抗蚀剂层150中形成一开口 160,其位于熔丝线10的正上 方，并且定义出即将形成在半导体基材100内的熔丝窗的形状。
如图7所示，接着进行第一次的干蚀刻工艺，以时间模式，经由开口 160不具选择性的连续向下蚀刻介电层101至110,蚀刻停止在目标层111上，如此形成一过渡熔丝窗200a。在此例中，在以第一次的干蚀刻工艺蚀 刻过渡熔丝窗200a的过程中，总共需要连续蚀刻IO层介电层，其中至少包 括三种以上的不同介电材料，例如PECVD硅氧层、FSG以及氮化硅，且第 一次的干蚀刻工艺仅仅使用 一组相同的蚀刻参数，该组蚀刻参数对于连续 蚀刻IO层介电层不具有选择比，且蚀刻速率大致相同。前述的"时间模式" 是指第 一 次的干蚀刻工艺在 一 预定的蚀刻时间后停止，是以时间来控制蚀 刻工艺的结束，与现有技艺的终点模式不同。前述的"预定的蚀刻时间" 是由该组蚀刻参数以及介电层101至110的总厚度计算出来的。前述的"不 具选择性的连续向下蚀刻介电层101至10"是指第一次的干蚀刻工艺所使 用的该组蚀刻参数对于介电层101至110基本上皆无选择性，因此，又可 以将第一次的干蚀刻工艺称为"粗蚀刻"步骤。
根据本发明优选实施例，举例来说，前述的第一次的干蚀刻工艺所使 用的该组蚀刻参数可以包括，但不限于以下的参数压力约为300毫托； 上功率约为1500瓦；下功率约为1500瓦；四氟曱烷(CF4)流量约为100每 分钟标准立方毫米(sccm); CHF3流量约为IO每分钟标准立方毫米；氩气流 量约为500每分钟标准立方毫米；氧气流量约为30每分钟标准立方毫米； 以上述蚀刻参数蚀刻约360秒左右。
在完成第一次的干蚀刻工艺，形成过渡熔丝窗200a之后，接着进行一 第一次的厚度量测步骤，用来将目标层111的正确厚度提供给先进自动控制 (APC)单元(图未示)，先进自动控制单元再利用此反馈的厚度资讯，计算出 下一次的蚀刻步骤所需要的精确蚀刻时间。
如图8所示，在完成第一次的厚度量测步骤之后，接着进行第二次的 干蚀刻工艺，同样以时间模式，经由先进工艺控制单元的控制，精确的经 由开口 160蚀刻掉一预定厚度的目标层111,如此形成最终的熔丝窗200。 如前所述，先进自动控制单元利用第一次的厚度量测步骤反馈的厚度资讯， 计算出第二次的干蚀刻工艺所需要的精确蚀刻时间，因此，又可以将第二次的干蚀刻工艺称为"细蚀刻"步骤。其中，第二次的干蚀刻工艺中所采 用的蚀刻参数可以是对剩下的介电层具有选择比或者不具有选择比。在完成第二次的干蚀刻工艺，形成熔丝窗200之后，接着进行第二次
的厚度量测步骤，以确定在完成第二次的干蚀刻工艺之后，熔丝窗200底部的目标层111最后剩余厚度符合规格。接着，再将光致抗蚀剂层150去除， 如图9所示。成熔丝窗的方法的流程图。本发明图6至图9所示的两阶段蚀刻方式，利 用APC控制，在半导体基材上形成熔丝窗的方法具有以下几个主要步骤步骤51:第一次蚀刻步骤。先以非选择性的一组蚀刻参数进行第一次 的干蚀刻工艺，蚀刻掉介电层101至110，暴露出目标层lll。第一次的干 蚀刻工艺的蚀刻速率大致上相同不变，并且使用该组不变的蚀刻参数，在时间模式下连续蚀刻目标层上方的多层介电层。步骤52:第一次厚度量测。在完成第一次的干蚀刻工艺后，进行一第 一次的厚度量测步骤，将目标层111的正确厚度预先提供给先进自动控制单元。步骤53:APC控制。目标层111的正确厚度预先提供给先进自动控制单 元之后，先进自动控制单元再利用此反馈的厚度资讯，计算出下一次的蚀 刻步骤所需要的精确蚀刻时间。步骤54:第二次蚀刻步骤。在先进自动控制单元的控制下，进行第二次 的干蚀刻工艺，精确的蚀刻掉一预定厚度的目标层111，如此形成最终的熔 丝窗。步骤55:第二次厚度量测。在完成第二次的干蚀刻工艺后，进行一第 二次的厚度量测步骤，以确定在完成第二次的干蚀刻工艺之后，熔丝窗底 部的目标层111最后剩余厚度符合规格。步骤56:光致抗蚀剂层去除步骤。图11绘示的是在进行第一次的蚀刻步骤，完成过渡熔丝窗200a之后， 所得到的不同批次的过渡熔丝窗200a底部目标层剩余厚度的变化曲线；图 12绘示的是在进行第二次的蚀刻步骤，完成熔丝窗200之后，所得到的不 同批次的熔丝窗200底部目标层剩余厚度的变化曲线。在此例中，举例来 说，目标层111原始具有约5000埃左右的厚度，在完成第一次的蚀刻步骤 之后，需使目标层111的厚度落在约4000± 1400埃的容许厚度误差范围 内。在完成第二次的蚀刻步骤之后，需使目标层111的厚度落在约2000 ± 200埃的容许厚度误差范围内。由图11及图12的数据可看出本发明两阶段
蚀刻方式，利用APC控制的方法，可以明显的改善不同批次的偏差变化， 并且皆可以符合工艺上的要求。图13及图14绘示的是根据本发明另一优选实施例采用两阶段蚀刻方 式，利用APC控制形成熔丝窗的方法示意图。如图13及图14所示，根据 本发明的另一优选实施例，第一次的蚀刻步骤不一定要停止在目标层111 上，而是停止在目标层111上方的其它介电层上，例如，介电层10。接着， 同样的，进行一第一次的厚度量测步骤，将剩余的厚度，包括介电层110 至112的厚度，预先提供给先进自动控制单元。量测到的厚度预先提供给 先进自动控制单元之后，先进自动控制单元再利用此反馈的厚度资讯，计 算出下 一 次的蚀刻步骤所需要的精确蚀刻时间。随后在先进自动控制单元 的控制下，进行第二次的干蚀刻工艺，其同样为使用非选择性的蚀刻参数， 慢速地微调蚀刻掉介电层110以及一预定厚度的目标层111,如此形成最终 的熔丝窗。在完成第二次的干蚀刻工艺后，进行一第二次的厚度量测步骤， 以确定在完成第二次的干蚀刻工艺之后，熔丝窗底部的目标层111最后剩余 厚度符合规格。最后，进行光致抗蚀剂层去除步骤。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等 变化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种以两阶段蚀刻方式在半导体基材上形成熔丝窗的方法，包括提供半导体基材，其上具有熔丝线，形成在介电层堆叠结构中，该介电层堆叠结构包括有目标层，覆盖在该熔丝线上，至少一中间介电材料层，覆盖在该目标层上，以及保护层覆盖在该中间介电材料层上，该保护层上形成具有开口的光致抗蚀剂层，该开口位于该熔丝线的正上方，并定义出该熔丝窗的形状；进行第一干蚀刻工艺，经由该开口以非选择性的方式蚀刻该保护层以及该中间介电材料层，暴露出该目标层；进行第一厚度量测步骤，量测在完成该第一干蚀刻工艺之后的该目标层的厚度；进行第二干蚀刻工艺，根据在该第一厚度量测步骤所量测到的该目标层的厚度决定出蚀刻时间，继续蚀刻掉一部分的该目标层厚度，以达到预定的厚度，完成该熔丝窗；以及进行第二厚度量测步骤，量测在完成该第二干蚀刻工艺之后的该目标层的剩余厚度。
2. 如权利要求1所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该保护层、该中间介电材料层以及该目标层分别由不同的介 电材料所构成。
3. 如权利要求1所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该保护层包括氧化硅。
4. 如权利要求1所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该中间介电材料层包括氮化硅。
5. 如权利要求1所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该目标层包括FSG。
6. 如权利要求1所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该目标层与该熔丝线之间另提供有盖层。
7. 如权利要求6所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该盖层包括氮化硅以及碳化硅。
8. 如权利要求1所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗 的方法，其中该第 一次的厚度量测步骤所量测到的厚度资讯是预先提供给 先进自动控制单元，再由该先进自动控制单元利用此反馈的厚度资讯，计 算出该第二干蚀刻工艺所需要的精确蚀刻时间。
9. 一种以两阶段蚀刻方式在半导体基材上形成熔丝窗的方法，包括提供半导体基材，其上具有熔丝线，形成在介电层堆叠结构中，该介 电层堆叠结构包括有目标层，覆盖在该熔丝线上，第一中间介电材料层， 覆盖在该目标层上，第二中间介电材料层，覆盖在该第一中间介电材料层 上，以及保护层覆盖在该第二中间介电材料层上，该保护层上形成具有开 口的光致抗蚀剂层，该开口位于该熔丝线的正上方，并定义出该熔丝窗的形状；进行第 一 干蚀刻工艺，经由该开口以非选择性的方式蚀刻该保护层以 及该第二中间介电材料层，以于该保护层以及该第二中间介电材料层中形成过渡熔丝窗；进行第 一厚度量测步骤，量测在完成该第 一干蚀刻工艺之后所剩的该 第二中间介电材料层、该第 一 中间介电材料层及该目标层的加总厚度；进行第二干蚀刻工艺，根据在该第一厚度量测步骤所量测到的该加总 厚度决定出蚀刻时间，继续经由该过渡熔丝窗蚀刻掉该第二中间介电材料 层、该第一中间介电材料层以及一部分的该目标层厚度，以达到预定的厚 度，完成该熔丝窗；以及进行第二厚度量测步骤，量测在完成该第二干蚀刻工艺之后的该目标 层的剩余厚度。
10. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝 窗的方法，其中该保护层包括氧化硅。
11. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝 窗的方法，其中该第 一 中间介电材料层包括氮化硅。
12. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝 窗的方法，其中该第一中间介电材料层与该第二中间介电材料层是由不同 的介电材料所构成。
13. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝 窗的方法，其中该目标层包括FSG。
14. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝 窗的方法，其中该目标层与该熔丝线之间另提供有盖层。
15. 如权利要求14所述的以两阶段蚀刻方式在半导体基材上形成熔 丝窗的方法，其中该盖层包括氮化硅以及碳化硅。
16. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝 窗的方法，其中该第 一次的厚度量测步骤所量测到的厚度资讯是预先提供 给先进自动控制单元，再由该先进自动控制单元利用此反馈的厚度资讯， 计算出该第二干蚀刻工艺所需要的精确蚀刻时间。
17. 如权利要求9所述的以两阶段蚀刻方式在半导体基材上形成熔丝窗的方法，其中该半导体基材上具有多层金属内连线结构，形成在该介电 层堆叠结构中，其中该熔丝线是与该多层金属内连线结构的下层镶嵌金属 导线层同时制作完成。
18. 如权利要求17所述的以两阶段蚀刻方式在半导体基材上形成熔 丝窗的方法，其中该下层镶嵌金属导线层与该熔丝线皆由铜金属所构成。
全文摘要
一种以两阶段蚀刻在半导体基材上形成熔丝窗的方法。提供一半导体基材，具有一熔丝线，形成在一介电层堆叠结构中，包括有一目标层，中间介电材料层以及保护层。先于保护层上形成光致抗蚀剂层，具有一开口，位于熔丝线正上方。接着进行第一干蚀刻工艺，经由该开口非选择性的蚀刻保护层及中间介电材料层，暴露出目标层。进行第一厚度量测步骤，量测目标层的厚度。进行第二干蚀刻工艺，根据在第一厚度量测步骤所量测到的目标层厚度决定出蚀刻时间，继续蚀刻掉一部分的目标层厚度，形成该熔丝窗。
文档编号H01L21/02GK101211779SQ20061017177
公开日2008年7月2日 申请日期2006年12月29日 优先权日2006年12月29日
发明者白世杰, 宏 马 申请人:联华电子股份有限公司