半导体布置中的多重深度蚀刻的制作方法
【专利摘要】本发明提供了一种半导体布置以及用于形成这种半导体布置的技术。执行蚀刻步骤以在半导体布置的平面区上方形成第一蚀刻区。第一蚀刻区暴露平面结构，诸如，在半导体制造期间用于对准的对准掩模。蚀刻步骤在半导体布置的半导体鳍部区的上方形成第二蚀刻区。在一个实施例中，蚀刻步骤在半导体鳍部区中形成第一沟槽、第一鳍部小块和第一柱形件，其中，在半导体鳍部区的半导体衬底中形成第一沟槽。在第一沟槽、第一鳍部小块和第一柱形件中的至少一个的上方形成多深度STI结构。
【专利说明】半导体布置中的多重深度蚀刻
【技术领域】
[0001]本发明总体涉及半导体，更具体地，涉及半导体布置以及形成半导体布置的技术。
【背景技术】
[0002]诸如FinFET晶体管的晶体管包括源极区、漏极区以及位于源极区和漏极区之间的沟道区。对于FinFET晶体管，沟道区被形成为鳍结构。该晶体管包括控制沟道区的栅极区以操作晶体管。栅极区形成在沟道区的一个或多个表面周围，由于3D栅极区域控制晶体管，因此沟道区对栅极区的控制得以增强。半导体器件(诸如FinFET晶体管)的制造涉及用于图案化(诸如光刻)的一个或多个掩模。对准掩模用于将一个或多个掩模与半导体器件的一层或多层对准。
【发明内容】
[0003]根据本发明的一个方面，提供了一种半导体布置，包括:半导体衬底；平面区，设置在半导体衬底上方，平面区包括平面结构；以及半导体鳍部区，设置在半导体衬底上方；该半导体鳍部区包括:第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间，第一鳍部小块的第一小块高度小于第一组半导体鳍部内的第一鳍部的第一鳍高；和第一沟槽，形成在半导体衬底内，第一沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0004]优选地，半导体鳍部区包括:第二沟槽，形成在半导体衬底内，第二沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0005]优选地，第一鳍部小块形成在第一沟槽和第二沟槽之间。
[0006]优选地，半导体鳍部区包括:第二鳍部小块，形成在第一沟槽和第二沟槽之间。
[0007]优选地，平面结构包括:对准掩模。
[0008]优选地，半导体鳍部区包括:第二鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0009]优选地，半导体鳍部区包括:第一柱形件，形成在第一组半导体鳍部和第一沟槽之间。
[0010]优选地，第一柱形件具有大于第一小块高度的第一柱形件高度。
[0011]优选地，第一柱形件具有小于第一组半导体鳍部内的第一鳍部的第一鳍高的第一柱形件高度。
[0012]优选地，第一沟槽的第一沟槽深度小于第一组半导体鳍部内的第一鳍部的第一鳍闻。
[0013]优选地，半导体鳍部区包括:STI层，形成在第一鳍部小块上方。
[0014]根据本发明的另一方面，提供了一种半导体布置，包括:半导体衬底；以及半导体鳍部区，设置在半导体衬底上方，该半导体鳍部区包括:第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间；和第一柱形件，形成在第一组半导体鳍部和第一鳍部小块之间，第一柱形件具有大于第一鳍部小块的第一小块高度的第一柱形件高度。
[0015]优选地，半导体鳍部区包括:第一沟槽，形成在半导体衬底内，第一沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0016]优选地，半导体鳍部区包括:第二沟槽，形成在半导体衬底内，第二沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0017]优选地，第一小块高度小于第一组半导体鳍部内的第一鳍部的第一鳍高。
[0018]优选地，半导体布置包括:浅沟槽隔离层，形成在半导体鳍部区上方；栅极氧化层，形成在第一组半导体鳍部和第二组半导体鳍部上方；以及第一栅极结构，形成在栅极氧化层上方，第一栅极结构形成在第一组半导体鳍部内的第一鳍部上方。
[0019]优选地，第一柱形件的高度小于第一组半导体鳍部内的第一鳍部的第一鳍高。
[0020]优选地，第一沟槽的第一沟槽深度小于第一组半导体鳍部内的第一鳍部的第一鳍闻。
[0021]根据本发明的又一方面，提供了一种用于形成半导体布置的方法，包括:在半导体衬底上方形成平面区，平面区包括平面结构；在半导体衬底上方形成半导体鳍部区；在平面区和半导体鳍部区上方形成底层；以及执行蚀刻步骤以穿过底层，执行该蚀刻步骤包括:在半导体鳍部区的半导体衬底内形成第一沟槽。
[0022]优选地，执行蚀刻步骤包括:去除包括在半导体鳍部区内的半导体鳍部的一部分以形成第一鳍部小块。
【专利附图】
【附图说明】
[0023]图1是示出了根据一些实施例的形成半导体布置的方法的流程图。
[0024]图2是根据一些实施例的半导体布置的示图。
[0025]图3是根据一些实施例的包括底层的半导体布置的示图。
[0026]图4是根据一些实施例的第一蚀刻的示图。
[0027]图5是根据一些实施例的第二蚀刻的示图。
[0028]图6A是根据一些实施例的半导体布置的示图。
[0029]图6B是根据一些实施例的半导体布置的示图。
[0030]图6C是根据一些实施例的半导体布置的示图。
[0031]图6D是根据一些实施例的半导体布置的浅沟槽隔离(STI)层的示图。
[0032]图6E是根据一些实施例的半导体布置的一个或多个栅极结构的示图。
[0033]图6F是根据一些实施例的半导体布置的立体图。
[0034]图7是根据一些实施例的半导体布置的立体图。
【具体实施方式】
[0035]现在结合附图来描述要求保护的主题，其中，在本发明中，相似的参考标号通常用于代表相似的元件。在下面的说明书中，出于解释说明的目的，阐述了很多具体细节以理解要求保护的主题。然而，显而易见的是，在没有这些具体细节的情况下，可以实践要求保护的主题。在其他情况下，为了方便描述要求保护的主题，以框图的形式示出了结构和器件。
[0036]本发明提供了一种或多种半导体布置和用于形成这种半导体布置的一种或多种技术。在一个实施例中，半导体布置与一个或多个FinFET器件相对应。半导体布置包括半导体鳍部区。半导体鳍部区包括用作一个或多个FinFET器件的沟道的一个或多个鳍部。半导体布置包括包含平面结构的平面区。在一个实施例中，平面结构包括在制造期间用于对准目的的对准掩模。在制造期间，蚀刻一个或多个层以暴露用于对准的平面结构或暴露半导体鳍部区中用于形成STI的部分。由于半导体布置上的表面形貌的差异，产生了蚀刻的差异。因为未蚀刻掉材料以充分暴露对准掩模，所以与平面区和半导体鳍部区相关的蚀刻上的差异引起套刻(OVL)对准问题。在一个实施例中，在半导体鳍部区中实现了介于约1000A和约1400A之间的鳍部蚀刻区深度，而在平面区中实现了介于约1800A和约2200A之间的平面蚀刻区深度。然而，即使平面蚀刻区深度大于鳍蚀刻区深度，但是由于半导体布置的表面形貌的差异，至少一些材料保留在对准掩模上方，从而未将对准掩模充分暴露以用于对准目的。因此，如本发明所提供的，执行蚀刻工序以暴露平面结构并且在半导体鳍部区内形成用于形成STI的多深度蚀刻区。
[0037]图1中示出了形成半导体布置的方法100，并且图2至图7中示出了通过这种方法形成的一个或多个半导体布置。如图2的实施例200所示，半导体布置202包括平面区，平面区包括形成在的半导体布置202的衬底204 (诸如，硅衬底)上方的平面结构226。在一个实施例中，平面结构226包括用于制造期间的对准(诸如，图案掩膜的对准)的对准掩模或覆盖掩模。半导体布置202包括半导体鳍部区206。半导体鳍部区206包括第一组半导体鳍部208和第二组半导体鳍部224。在一个实施例中，半导体鳍部与FinFET晶体管的沟道相对应。在一些实施例中，诸如第一鳍部212、第二鳍部214、第三鳍部216、第四鳍部218、第五鳍部220和第六鳍部222的一个或多个牺牲鳍部或伪鳍部包括在半导体鳍部区206内。在一些实施例中，在半导体布置202内形成其他层(未示出)，诸如，在平面结构226上方或半导体鳍部区206内的一个或多个鳍结构上方形成的硬掩模或氧化物(SiN/S1)层。
[0038]在102中，如图3所示，在平面结构226上方和半导体鳍部区206上方形成底层302。在一个实施例中，底层302包括富碳的材料或用在光刻中的光刻胶材料。在一个实施例中，底层302中位于平面结构226上方的部分的第一厚度304介于约1800A和约2200A之间。在一个实施例中，底层302中位于底层302的顶面与第二组半导体鳍部224内的半导体鳍部的顶面之间的部分的第二厚度306介于约1000A和约1400A之间。在一个实施例中，半导体鳍具有图6A的实施例600中示出的介于约1100A和约1500A之间的鳍高606，从而使得底层302中形成在半导体鳍部区206上方的部分的厚度308介于约2100A和约2900A之间。在一些实施例中，在半导体布置202内形成其他层(未示出)，诸如，包括光刻胶材料或硬掩模(氮化物掩模或光刻胶掩模)的中间层形成在半导体布置202中受保护的或在蚀刻之后仍然保留的部分上方。
[0039]在104中，如图4的第一蚀刻400和图5的第二蚀刻500所示，执行穿过底层302的蚀刻步骤以在平面结构226上方形成第一蚀刻区402b并且在半导体鳍部区206上方形成第二蚀刻区404b。在一个实施例中，如图5的实施例500中的第一鳍部小块(fin nub)216b、第一沟槽214b和第一柱形件212b所示，蚀刻步骤产生一个或多个鳍部小块、一个或多个沟槽或一个或多个柱形件中的至少一个。
[0040]如图4所示，在第一蚀刻400的一个实施例中，在平面结构226上方通过第一蚀刻400形成第一部分蚀刻区402a。如图4所示，通过第一蚀刻400在半导体鳍部区206上方形成第二部分蚀刻区404a。在一个实施例中，第一蚀刻400包括对SiN+Si的化学蚀刻以去除一个或多个伪鳍(诸如，生成部分蚀刻的第三鳍部216a的第三鳍部216和生成部分蚀刻的第四鳍部218a的第四鳍部218)的部分。
[0041]在第二蚀刻500实施例中，如图5所示，通过进一步蚀刻第一部分蚀刻区402a的第二蚀刻500，在平面结构226上方形成第一蚀刻区402b。通过进一步蚀刻第二部分蚀刻区404a的第二蚀刻500，在半导体鳍部区206上方形成第二蚀刻区404b。在一个实施例中，第二蚀刻500使用诸如CF、CHF或HBr的蚀刻气体。在一个实施例中，第二蚀刻500暴露出平面器件226的表面。在一个实施例中，第二蚀刻500去除部分蚀刻的第三鳍部216a的一部分以生成第一鳍部小块216b。在一个实施例中，第二蚀刻500去除部分蚀刻的第四鳍部218a的一部分以生成第二鳍部小块218b。在一个实施例中，第二蚀刻500去除第二鳍部214以生成形成在衬底204内的第一沟槽214b。在一个实施例中，第二蚀刻500去除第五鳍部220以生成形成在衬底204内的第二沟槽220b。在一个实施例中，第一鳍部212保留作为第一柱形件212b。在一个实施例中，第六鳍部222保留作为第二柱形件222b。
[0042]如图6A所示，半导体布置202包括半导体鳍部608。半导体鳍部608具有鳍高606。在一个实施例中，鳍高606介于约1100A和约1500A之间。第二柱形件222b具有小于鳍高606的柱形件高度604。在一个实施例中，柱形件高度604介于鳍高606的约0.3倍和约0.6倍之间。第二鳍部小块218b具有的鳍部小块高度602小于鳍高606或柱形件高度604中的至少一个。在一个实施例中，鳍部小块高度602介于鳍高606的约O倍和约0.25倍之间。
[0043]在一个实施例中，在衬底204上方(诸如，半导体鳍部区206上方的第一蚀刻区404b内)形成STI层(未示出)。在一个实施例中，STI层被形成为多深度STI结构。多深度STI结构与从由图6B中的线658示出的半导体鳍部的顶面至第二小块218b的顶面的第一深度652相对应。多深度STI结构与从半导体鳍部的顶面至第二沟槽220b的底面的第二深度656相对应。在一个实施例中，多深度STI结构与从半导体鳍部的顶面至第二柱形件222b的顶面的第三深度654相对应。
[0044]如图6C所示，第一小块216b或第二小块218b中的至少一个具有的小块高度602小于半导体鳍部608的鳍高606。在一个实施例中，小块高度602与鳍高606的高度比值差值介于约1/10和约1/2之间。第一沟槽214b和第二沟槽220b中的至少一个形成在衬底204内的深度为深度672。在一个实施例中，深度672与衬底204的厚度的深度比值差值介于约1/2和约9/10之间。在一个实施例中，深度672大于小块高度602。在一个实施例中，深度672小于鳍高606。第一柱形件212b和第二柱形件222b中的至少一个具有的柱形件高度604小于半导体鳍608的鳍高606。在一个实施例中，柱形件高度604大于小块高度602。第一蚀刻区402b具有第一蚀刻深度676，从而使得部分平面结构226的具有平面结构高度678。在一个实施例中，第一蚀刻区402b的第一蚀刻深度676小于半导体鳍部608的鳍高606。在一个实施例中，平面结构高度678与小块高度602相对应。
[0045]在一个实施例中，如图6D所示，在衬底204上方形成具有厚度或高度682的浅沟槽隔离(STI)层680。在诸如半导体鳍部608的半导体鳍部上方形成栅极氧化层684。在一个实施例中，如图6E所示，在栅极氧化层684上方形成诸如第一栅极结构690和第二栅极结构692的一个或多个栅极结构。在一个实施例中，在部分平面结构226的上方形成栅极氧化物层684。在平面结构226上方的栅极氧化层684的上方形成第三栅极结构694和第四栅极结构696。
[0046]图6F示出了半导体布置202的立体图。立体图示出了形成在半导体衬底204上方的第一组半导体鳍部208和第二组半导体鳍部224。在第一组半导体鳍部208和第二组半导体鳍部224上方形成STI层680。在第一组半导体鳍部208和第二组半导体鳍部224上方(诸如，半导体608上方)形成栅极氧化层684。在第一组半导体鳍部208上方形成第一栅极结构690。在第二组半导体鳍部224上方形成第二栅极结构692。在第一组半导体鳍部208和第二组半导体鳍部224之间形成第一鳍部小块216b和第二鳍部小块218b。在第一鳍部小块216b和第一组半导体鳍部208之间形成第一柱形件212b。在第二鳍部小块218b与第二组半导体鳍部224之间形成第二柱形件222b。
[0047]图7示出了半导体布置202的立体图。立体图示出了第一组半导体鳍部208和第二组半导体鳍部224。在第一组半导体鳍部208和第二组半导体鳍部224之间形成第一鳍部小块216b和第二鳍部小块218b。在第一鳍部小块216b和第一组半导体鳍部208之间形成第一柱形件212b。在第一鳍部小块216b和第一柱形件212b之间形成第一沟槽214b。在第二鳍部小块218b与第二组半导体鳍部224之间形成第二柱形件222b。在第二鳍部小块218b和第二柱形件222b之间形成第二沟槽220b。
[0048]根据本发明的一个方面，提供了一种半导体布置。半导体布置包括半导体衬底。半导体布置包括形成在半导体衬底上方的平面区。平面区包括平面结构。半导体布置包括形成在半导体衬底上方的半导体鳍部区。半导体鳍部区包括形成在第一组半导体鳍部和第二组半导体鳍部之间的第一鳍部小块。半导体鳍部区包括形成在半导体衬底内的第一沟槽。第一沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0049]根据本发明的一个方面，提供了一种半导体布置。半导体布置包括半导体衬底。半导体布置包括形成在半导体衬底上方的第一平面区。平面区包括平面结构。半导体布置包括形成在半导体衬底上方的半导体鳍部区。半导体鳍部区包括形成在半导体衬底内的第一沟槽。第一沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。
[0050]根据本发明的一个方面，提供了一种用于形成半导体布置的方法。该方法包括在半导体衬底上方形成平面区。平面区包括平面结构。在半导体衬底上方形成半导体鳍部区。在平面区和半导体鳍部区上方形成底层。执行蚀刻步骤以穿过底层。通过蚀刻步骤在半导体鳍部区的半导体衬底内形成第一沟槽。
[0051]虽然已用针对结构特征或方法步骤的语言描述了主题，但是应该理解，所附权利要求的主题不必限制于上面描述的特定特征或行为。更确切地说，上面描述的特定特征和行为被公开为实施至少一些权利要求的实施例形式。
[0052]本文提供了实施例的各种操作。按照顺序描述的一些或所有操作不应被解释为意味着这些操作必然为顺序依赖性的。考虑到本说明书的优势，可以想到可选的顺序。此外，应该理解，不是所有操作都必然存在于在此提供的每个实施例中。另外，应该理解，在一些实施例中，不是所有操作都是必要的。
[0053]应该意识到，本文描述的层、部件、元件等被示出为具有彼此相对的特定尺寸(诸如结构尺寸或方位)，例如，在一些实施例中，为了简化和便于理解的目的，同一物体的实际尺寸与本文示出的尺寸显著不同。此外，存在各种用于形成本文提及的层、部件、元件等的技术，例如，诸如蚀刻技术、注入技术、掺杂技术、旋涂技术、派射技术(诸如磁控派射或尚子束溅射)、生长技术(诸如热生长)或沉积技术(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子体增强化学汽相沉积(PECVD)或原子层沉积(ALD))。
[0054]此外，除非另有特定说明，否则“第一”、“第二”等不旨在暗示时间方面、空间方面、次序等。更确切地说，这种术语仅用作部件、元件、物品等的标识符、名称等。例如，第一沟道和第二沟道通常对应于沟道A和沟道B、两个不同的或两个相同的沟道或同一沟道。
[0055]此外，本文中使用的“示例性的”表示用作实例、例子、例证等，并且不必是有利的。如本申请中所使用的，“或”旨在表示包含的“或”，而不是排他的“或”。此外，除了另有特定说明或从上下文中清楚地得出单数形式，否则本申请中所使用的“一个”和“一”通常被解释为表示“一个或多个”。另外，A和B等中的至少一个通常意味着A或B或A和B两者。此夕卜，在某种程度上使用了“包括”、“有”、“具有”、“带有”或它们的变体，以类似于“包括”的方式，这种术语预期为包含性的。
[0056]另外，虽然结合一个或多个实施方式示出和描述了本发明，但是本领域技术人员基于对这一说明书和附图的阅读和理解，将想到等效变化和修改。本发明包括所有这种变化和修改，并且本发明只由下面的权利要求的范围限定。尤其是关于上面描述的部件(例如，元件、资源等)执行的各个功能，除非另有说明，否则用于描述这种部件的术语预期与执行所述部件的特定功能的任何部件相对应(例如，功能等效物)，即使与公开的结构不结构等效。此外，仅结合若干实施方式的其中一个可能公开了本发明的特定部件，如可以是被期望的和对任何给定或特定的申请是有利的，这种部件可与其他实施方式中的一个或多个其他部件相结合。
【权利要求】
1.一种半导体布置，包括: 半导体衬底； 平面区，设置在所述半导体衬底上方，所述平面区包括平面结构；以及 半导体鳍部区，设置在所述半导体衬底上方； 所述半导体鳍部区包括: 第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间，所述第一鳍部小块的第一小块高度小于所述第一组半导体鳍部内的第一鳍部的第一鳍高；和 第一沟槽，形成在所述半导体衬底内，所述第一沟槽形成在所述第一组半导体鳍部和所述第二组半导体鳍部之间。
2.根据权利要求1所述的半导体布置，所述半导体鳍部区包括: 第二沟槽，形成在所述半导体衬底内，所述第二沟槽形成在所述第一组半导体鳍部和所述第二组半导体鳍部之间。
3.根据权利要求2所述的半导体布置，所述第一鳍部小块形成在所述第一沟槽和所述第二沟槽之间。
4.根据权利要求3所述的半导体布置，所述半导体鳍部区包括: 第二鳍部小块，形成在所述第一沟槽和所述第二沟槽之间。
5.根据权利要求1所述的半导体布置，所述平面结构包括: 对准掩模。
6.根据权利要求1所述的半导体布置，所述半导体鳍部区包括: 第二鳍部小块，形成在所述第一组半导体鳍部和所述第二组半导体鳍部之间。
7.根据权利要求1所述的半导体布置，所述半导体鳍部区包括: 第一柱形件，形成在所述第一组半导体鳍部和所述第一沟槽之间。
8.根据权利要求1所述的半导体布置，所述第一沟槽的第一沟槽深度小于所述第一组半导体鳍部内的所述第一鳍部的所述第一鳍高。
9.一种半导体布置，包括: 半导体衬底；以及 半导体鳍部区，设置在所述半导体衬底上方，所述半导体鳍部区包括: 第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间；和第一柱形件，形成在所述第一组半导体鳍部和所述第一鳍部小块之间，所述第一柱形件具有大于所述第一鳍部小块的第一小块高度的第一柱形件高度。
10.一种用于形成半导体布置的方法，包括: 在半导体衬底上方形成平面区，所述平面区包括平面结构； 在所述半导体衬底上方形成半导体鳍部区； 在所述平面区和所述半导体鳍部区上方形成底层；以及 执行蚀刻步骤以穿过所述底层，执行所述蚀刻步骤包括: 在所述半导体鳍部区的半导体衬底内形成第一沟槽。
【文档编号】H01L29/78GK104465717SQ201310656857
【公开日】2015年3月25日 申请日期:2013年12月6日 优先权日:2013年9月12日
【发明者】江宗育, 陈巨轩, 陈光鑫, 赵信隆 申请人:台湾积体电路制造股份有限公司