专利名称：具有电流密度增强层的薄膜电阻的制作方法
技术领域：
本发明大体上涉及半导体薄膜电阻领域，更确切地说，本发明涉
及一种具有电流密度增强层(CDEL)的新型集成电路薄膜电阻。
背景技术：
在半导体集成电路(IC)中，电阻通常被用于控制IC的其它电子部件的阻抗。已为本领域相关技术人员所共知，电阻的阻抗R与电阻的长度L和电阻的横截面积的倒数1/A成正比；L和A是在电流的流向上测量的。电阻的阻抗的基本公式是R-L/A，其中R、 L和A的定义如上所述。
现有技术的电阻通常由掺杂的多晶硅构成。随着半导体器件的集成度不断增加，半导体IC中的每个部件都必须提供同等的或更好的电气特性。尺寸缩小的电阻因此要提供在使用期间不会波动太大的恒定的阻抗。然而，由于多晶硅的特性使然，由掺杂多晶硅构成的现有技术的电阻只能够提供在有限范围内的有限阻抗。如何采用多晶硅电阻来提供相对高的阻抗成为了设计和制造高集成度半导体器件的一个问题。
最近，掺杂多晶硅电阻已经被一种由比多晶硅具有更高电阻率的材料构成的单薄膜电阻所取代。这样的高电阻率的材料例如包括但不限于TiN和TaN.含36% N2的氮化钽(TaN)是一种目前被用于多数半导体器件后段工序(BEOL)中的材料。
集成电路设计者迫切需要高栽流量的BEOL电阻。目前的TaN电阻(比如，Kl电阻)只提供0.5 mA/nm的电流/宽度并且对于9SF和10SF这代工艺技术来说电流密度更低。
图1描述了现有技术中的BEOL电阻结构10。如图所示，该
4BEOL电阻结构形成于含有诸如铝或铜之类金属的第一金属化层Ml的顶上，通过过孔结构VI电气耦合到FEOL器件结构15，比如利用本领域技术人员共知的现有技术形成的CMOS FET或BJT等晶体管器件。第一金属化层M1包括其中形成了 Ml金属层结构的层间介电材料层12。如图1的结构10所示，形成于层间介电材料层12和M1金属化顶上的是诸如SiN的材料制成的第一层薄膜覆盖介电层14以及沉积于它上面的含有诸如Si02等的氧化物的薄介电层16。厚度为300A到700A的薄膜TaN电阻结构20如图所示形成于介电层16上，而薄膜覆盖层也就是例如由SiN或SiCN制成的蚀刻停止层25(nBLOK)形成于电阻结构之上。然后，使用本领域的典型制造工艺来形成另一层层间介电材料层和用于连接第一金属化层和第二金属化层M2的过孔结构VI。
对于铜互连，对金属的上表面更好的钝化和覆盖已经被证明会增加铜的电迁移性能。CoWP和反衬垫阻隔膜(reverse liner barrierfilm)已被证明会增加互连性能。然而怀疑对于TaN电阻，覆盖材料诸如SiN或SiCN对于更高电流性能不能提供充分的保护(和覆盖)。
此外，目前提供的蚀刻停止层比如nBLOK ( SiCN )或SiN，不能良好地粘附到TaN膜上，并因此不能有效地防止应力/老化期间的阻抗偏移。
美国公开专利申请No.US 2004/0152299描述了一种形成薄膜电阻的方法。在该7>开中，由TiN或TiW制成的导电层120在过孔的孔(在村垫中)以及包含典型的蚀刻停止层(比如SiN)的层之后形成。这个"堆叠"基本上由"电阻膜/SiN/过孔"组成。
美国公开专利申请No.US 2004/0203192描述了形成铜线的方法，在铜线的表面上鍵合有用以增加电迁移阻抗的有机单分子层。
迫切需要提供一种通过在薄膜电阻结构上配备阻隔材料以增强电阻的载流量的新型薄膜电阻结构和制造电阻的方法。
迫切需要提供一种通过在TaN薄膜电阻结构上配备对应力/老化的方法。
发明内容
本发明的目的是提供一种新型薄膜电阻结构和制造该电阻的方法。
本发明的另 一个目的是提供一种通过在薄膜电阻结构上配备阻隔材料以增强电阻的载流量的新型薄膜电阻结构和制造该电阻的方法。
本发明的又一个目的是提供一种TaN材料的新型薄膜电阻结构，其由具有对TaN具有更好附着力的附加阻隔材料层，以增强电阻的栽流量。
根据本发明，该附加阻隔材料被称为电流密度增强层(CDEL)并且其对应力/老化期间的偏移有着增强的抗耐性。
CDEL很薄；比如厚度小于100A，并且不会妨碍BEOL或FEOL电阻制造期间的过孔蚀刻处理步骤。
除了 TaN薄膜上的SiN或SiCN覆盖材料之外，CDEL阻隔膜也增强了电阻的载流量。在本发明的一个方面中，通过沉积氧化铝、A1203的薄层，或者沉积铝的薄层并利用空气氧化或者用短时间的小功率等离子体氧化来形成阻隔膜。也可以使用其它对电阻薄膜具有良好附着力的膜。
因此，根据本发明，提供了一种薄膜电阻器件及其制造方法，该器件包括薄膜导体材料层和电流密度增强层(CDEL) . CDEL是适合于粘附在薄膜导电材料上的绝缘材料，并且其使得所述薄膜电阻能承载更高的电流密度同时减小由外加应力比如温度引起的阻抗偏移。在一个实施方式中，薄膜电阻器件包括形成于薄膜导电材料的一侧(上侧或下侧)上的单个CDEL层。在第二实施方式中，两个CDEL层形成于薄膜导电材料的两侧(上侧和下侧)上。
优选地，本发明的结构和方法可被用于BEOL和FEOL工艺的制造中。
图1是表示现有技术中基本的BEOL薄膜TaN电阻结构以及在 其制造中采用的工艺的示意图(横截面视图)；
图2 (a) ~2 (f)是本发明第一实施方式的形成具有CDEL结 构的薄膜电阻的工艺的示意图(横截面视图)；
图3(a) ~3 (d)是本发明第二实施方式的形成具有CDEL结 构的薄膜电阻的工艺的示意图(横截面视图)。
具体实施例方式
下面结合本申请的附图详细说明提供了制造具有增强载流能力 的精密薄膜电阻的工艺的本发明。这里的附图仅用于图示目的而并非 按比例绘制。
此外，本发明的附图表示了后段工序(BEOL)制造工艺中半导 体晶片或芯片的片段，其中只显示了一个电阻器件区域。虽然附图只 表示了 一个电阻器件区域，但是本工艺可被用于在半导体芯片或晶片 表面上的不同电阻器件区域中形成多个电阻。此外，本发明可被用于 前段工序(FEOL)工艺，由此在含Si衬底上形成本发明的电阻器件 结构，所述含Si衬底例如具有形成在如本说明书附图中所示的电阻器 件区域周边的包含双极型晶体管和/或诸如FET的CMOS器件的其它 器件区域。
如附图2(a)所示，第一步骤包括沉积层间介电层12，该层间 介电层12可以包含诸如可以通过大量的公知技术诸如溅射法、旋制 法(spin-on )或PECVD法沉积的低k介电材料制成的低k有机或无 机层间电介质(ILD)之类的介电材料，并可以包括介电常数小于或 等于约3.5的传统的旋制有机电介质、旋制无机电介质或它们的组合。 可以被采用的合适的有机电介质包括包含C、 O和H的电介质。本发 明中采用的有机电介质的一些类型的例子包括但不限于芳香热固性 聚合物树脂等有机电介质。用作层间介电层的有机电介质可以是多孔的也可以不是，但是非常优选多孔有机介电层因为其k值低。可以被
用作层间电介质的合适的无机电介质通常包含Si、 O和H、也可包含 C，比如Si02、 SiCOH、掺碳氧化物(CDO )、硅-碳氧化物 (silicon-oxicarbide )、利用等离子增强化学气相沉积(CVD )技术 沉积的有机硅酸盐玻璃(OSG)。可以采用的一些类型的无机电介质 的说明性的例子包括但不限于倍半硅氧烷HOSP、甲基倍半硅氧烷 (MSQ)、氢化倍半硅氧烷(HSQ) 、 MSQ-HSQ共聚物、正硅酸乙 酯(TEOS)、有机珪烷以及其它任何含Si材料。为了讨论的目的， 假设层间介电材料层12为Si02。
利用传统光蚀刻加工技术，第一金属层Ml形成在设定的位置并 利用本领域技术人员所共知的技术与FEOL器件相连接。为了说明， Ml金属层可以包含铜或铝。
形成于层间介电材料层和Ml金属化之上的是保护性介电层14, 其通常包含与沉积在层14上的第二介电层16不同的无机电介质。特 别地，保护性介电层14包含氧化物、氮化物、氮氧化物或它们的任 意组合，包括多层。保护性介电层14通常是诸如SiN的氮化物；而 形成于其上的第二介电层16通常是Si02,但也可以是其它电介质诸 如SiCOH。保护性介电层14的厚度根据材料类型以及所采用的沉积 工艺而不同。通常，保护性介电材料厚度约为IOA到1000A。
在顺序沉积了层14和16之后，在第二介电层16上沉积用于形 成薄膜电阻的材料的层20。该层20通常为TaN;但也可以包含其它 用于形成薄膜电阻的导电金属材料，包括但不限于Ta、 TaN、 Ti、 TiN、 W、 WN、 NiCr、 SiCr等。在此，也可以采用这些材料的组合。 优选地，导电金属20包含TaN、 TiN、 NiCr或者SiCr，特别优选TaN 和TiN。导电金属20是薄层，其厚度通常为约300A至约700A,其 更典型的厚度为约450A至约550A,形成薄膜电阻的导电金属20可 以利用任意沉积工艺包括例如CVD、 PECVD、溅射、镀敷、蒸镀、 ALD等沉积工艺而形成于蚀刻停止层14上，
在形成了导电金属20之后，薄的电流密度增强层(CDEL) 50被图案化并形成于导电金属20之上，以提供如附图2 (a)中所示的 结构。CDEL层50包含诸如A1203的介电材料的层，该层通过在沉积 温度380°C下利用诸如三甲基铝A1(CH3)3之类的前体和诸如臭氧(03) 的氧化剂、通过原子层沉积(ALD)而被沉积为小于100 A的厚度。 在一个实施方式中，优选地，CDEL层的厚度小于50A。 CDEL层50 的材料优选为可以良好地粘附在其下方的薄膜电阻材料TaN上并能 增加电阻器件的载流能力，这在下文中进行更详细的说明。更重要的 是，例如，当施加了温度应力时，CDEL层50的设置减小了阻抗的 偏移，这会在下文中进行更详细的说明。因此，除了沉积人1203 CDEL 层50之外，替代地，CDEL层50还可以包含铝的薄层，其被沉积为 10 A到20 A的厚度并通过02等离子氧化或空气氧化对薄Al层进行 氧化。在其它实施例中，CDEL层50可以包含厚度为10A到50 A的 金属氧化物诸如Ta2Os、 Hf02、 Zr02等。
在制备了如图2 (a)所示的结构100之后，在CDEL层50结构 上沉积蚀刻停止层25。可以利用任意保形沉积工艺比如化学气相沉积 (CVD)、等离子增强化学气相沉积(PECVD)、化学溶液沉积、 蒸镀、原子层沉积(ALD)等沉积工艺来形成蚀刻停止层25。所形成 的蚀刻停止层25的厚度根据所用的沉积工艺和所采用的绝缘材料类 型而不同。典型地，同时为了说明，蚀刻停止层25的厚度为约20到 约50nm,更典型的厚度为约30到约40nm,蚀刻停止层30可以包含 任意能用作阻挡蚀刻过程的层的绝缘材料。例如，蚀刻停止层25可 以包含氣化物、氮化物、氮氧化物或它们的任意组合。在优选实施方 式中，蚀刻停止层25包括SiN、 SiCN ( nBLOK)或Si的氮氧化物。
在接下来的处理步骤中，如图2(b)所示，通过例如施加光刻 掩模(光致抗蚀剂层)120来成形薄膜电阻特征。然后，如图2 (c) 所示，执行蚀刻步骤以形成电阻器件20，。这通过去除掩模周边以外 的层25、 50和20并在层16上终止来完成。接着，形成的抗蚀剂层 120在下一个处理步骤中被去除。接下来如图2(d)所示，在暴露的 层16的顶上和电阻结构20，上沉积由在此所述的材料制成的另一个层
9间介电层，并将其平坦化以形成如图2 (e)中所示的结构。最后，如 图2 (f)所示，可以使用传统技术来形成过孔结构VI以将本发明的 电阻器件20，和另一个金属化层比如M2进行电气耦合。
在本发明第二实施方式中，如图3 (a)所示，薄膜电阻结构被 夹在两个薄的CDEL层50a和50b之间。这就需要处理步骤为顺序沉 积介电层14、 16，第一CDEL层50a，由形成薄膜电阻的材料制成的 薄膜导体层20，沉积于薄膜导体层20上的第二CDEL层50b，以及 最后的沉积于第二 CDEL层50b之上的蚀刻停止层25。与第一实施 方式一样，两个薄CDEL层50a、 50b包含利用原子层沉积(ALD ) 而被沉积为厚度小于100 A的绝缘材料诸如Ah03层，其厚度优选小 于50A。替代地，CDEL层50a、 50b也可以包含被沉积为厚度10 A 到20A的薄铝层，并通过02等离子氧化或空气氧化对其进行氧化。 在其它实施方式中，CDEL层50a、 50b可以包含诸如Ta2Os、 Hf02、 Zr02等的金属氧化物。夹在第一和第二CDEL层50a、 50b之间的是 薄膜电阻，通常为TaN或其它导电材料，与第一实施方式中所描述的 一样。如上所述，导电金属20是其厚度通常为约300 A至约700 A 的薄层，其名义厚度为约500A。 CDEL层50a、 50b优选由可以良好 地粘附在其下的薄膜电阻材料TaN上并能增加电阻器件的栽流能力 的材料构成，这会在下文中进一步说明。形成薄膜电阻的导电金属20 可以利用任意沉积工艺包括例如CVD、 PECVD、溅射、镀敷、蒸镀、 ALD等沉积工艺形成在第一 CDEL层50a上。在形成导电金属20之 后，在导电金属层20上沉积第二薄电流密度增强层(CDEL) 50b， 并在CDEL层50b上沉积蚀刻停止层25，以提供如图3(a)所示的 结构。然后，在接下来的处理步騍中，使用施加的光刻掩模(比如未 图示的光致抗蚀剂层)来图案化薄膜电阻特征，并执行蚀刻步骤以形 成电阻器件20"，如图3(b)所示。这通过去除所限定的掩模周边以 外的层25、 50b、 20和50a并在层16上终止来完成，如图3 (b)所 示。接下来，所形成的光刻掩模(抗蚀剂)层120被去除。接下来如 图3 (c)所示，在暴露的层16的顶上和电阻结构20"上沉积由在此所述的材料制成的另一个层间介电层125，并将其平坦化以形成如图 3 (c)中所示的结构。最后，如图3 (d)所示，可以使用传统技术来 形成过孔结构VI以将本发明的电阻器件20，，和另一个金属化层比如 M2进行电气耦合。
通过配备第一和第二实施方式所述的CDEL层，增强了从电阻 结构20，(图2 (f))和20"(图3 (d))中抽取更多电流的能力， 而阻抗没有退化即阻抗没有偏移。这可由表1所述
表l
CDEL信息Vstrcss (V)Io (mA)124 (mA)Ro (欧姆)R24 (欧姆)%R24 偏移
1.3820.6219.5666.9370.555.41
iooA ai2o31.3920.8319.7266.7370.495.63
无a12031.1920.3618.8458.4563.168.10
表1说明了将应力施加到本发明所述的示例电阻结构上的应用
例中电阻的偏移。该示例电阻器件结构为尺寸约lOfunxlOpm的电阻， 所施加的电流密度在宽度上为2mA/nm。应力为施加期间为24小时 的约125"的高温应力。因此，如表1所示，1。为0时刻——电流应 力之前——的电流；Rfl为0时刻——电流应力之前——的阻抗；124 为24小时时刻后的电流(电流应力结束时)；Rm是24小时时刻后 的器件阻抗(电流应力结束时)；而。/。R24是在上述条件下的施加24 小时恒流应力之后的阻抗偏移。在本发明第一实施方式所述的示例电 阻中，其包含由厚度约为50A的Ah03层形成的CDEL层，在高温 下持续向电阻施加电压达24小时，表1显示了与时刻0的初始阻抗 R0 66.93欧姆相比阻抗发生了 5.4%的偏移。这相当于施加1.38V电 压的约20.6 mA的初始电流I。。在24小时之后，电流降到约19.56 mA， 相当于电阻1124增加到约70.55欧姆，其阻抗偏移百分比相当于约 5.4%。可以看到对于由厚度约100 A的人1203层形成的单侧CDEL， 在高温下持续向电阻施加电压达24小时，表1显示了阻抗发生了 5.6% 的偏移。这相当于在时刻0的初始阻抗R。为66.73欧姆，而在电阻器件上施加恒定电压下24小时之后的最终阻抗议24为约70.49欧姆。如 表所示，阻抗偏移百分比与在不使用Ah03层的电阻器件的情况中的 约8.0有了显著的降低。因为示例中单侧的100A CDEL层电阻结构 与单侧的50A CDEL层电阻结构相比没有表现出显著的阻抗偏移增 大，所以电阻结构优选由厚度小于或等于50A的CDEL层形成。
需要理解的是，本发明所述的电阻器件可以在前段工序工艺中形 成，例如形成于衬底上并耦合到包含双极型晶体管和/或CMOS器件 诸如FET的其它器件区域。
在本发明已结合其最佳实施方案进行了描述和说明，但本领域技 术人员能够理解的是可以在形式和细节上作出前述的和其它不超出 本说明书范围和精神的改变。因此要注意的是本说明书并不只限于所 述的和所示的具体形式，而是属于所附的权利要求书的范围内。
工业可用性
本发明可用于半导体器件领域，尤其适用于薄膜电阻。
1权利要求
1.一种用于半导体电路结构的薄膜电阻，包括具有阻抗值的导体材料薄膜层(20)；形成于所述导体材料薄膜层(20)一侧上的电流密度增强层、即CDEL(50)，其中，所述电流密度增强层(50)使得所述薄膜电阻能承载更高的电流密度同时减小了阻抗偏移。
2. 根据权利要求1所述的薄膜电阻，其中，所述导体材料薄膜层(20)包含Ta、 TaN、 Ti、 TiN、 W、 WN、 NiCr或SiCr中的一种o
3. 根据权利要求1所述的薄膜电阻，其中，所述电流密度增强层(50)包含金属氧化物膜。
4. 根据权利要求3所述的薄膜电阻，其中，所述金属氧化物膜包含人1203、 Ta2Os、 Hf02、 ZKh中的一种。
5. 根据权利要求3所述的薄膜电阻，其中，所述电流密度增强层(50)是利用原子层沉积工艺沉积的。
6. 根据权利要求1所述的薄膜电阻，其中，所述电流密度增强层(50)的厚度小于或等于50A。
7. 根据权利要求l所述的薄膜电阻，所述薄膜电阻在后段工序、即BEOL工艺中形成在绝缘半导体结构上。
8. 根据权利要求7所述的薄膜电阻，所述薄膜电阻通过导电过孔结构电气耦合到半导体电路的金属层上。
9. 根据权利要求l所述的薄膜电阻，所述薄膜电阻在前段工序、即FEOL工艺中形成在绝缘半导体结构上。
10. 根据权利要求l所述的薄膜电阻，其中，所述CDEL层(50)形成在所述导体材料薄膜层(20)上。
11. 根据权利要求10所述的薄膜电阻，还包含形成在所述导体材料薄膜层(20)下的另外的CDEL层(50)。
12. 根据权利要求2所述的薄膜电阻，其中，所述CDEL层(50)
13.根据权利要求2所述的薄膜电阻，还包括形成在所述薄膜电阻上的绝缘层。
全文摘要
一种薄膜电阻器件及其制造方法，包括薄膜导电材料(20)和电流密度增强层(CDEL)。CDEL是适合于粘附在薄膜导电材料(20)上的绝缘材料并且其使得所述薄膜电阻能承载更高的电流密度同时减小阻抗偏移。在一个实施方式中，薄膜电阻器件包括形成于薄膜导电材料(20)一侧(上侧或下侧)上的CDEL层(50)。在第二实施方式中，两个CDEL层形成于薄膜导电材料(20)的两侧(上侧和下侧)上。该电阻器件可以作为BEOL和FEOL工艺的一部分而被制造。
文档编号H01C1/012GK101647075SQ200680004973
公开日2010年2月10日 申请日期2006年2月8日 优先权日2005年2月16日
发明者埃尼尔·K·奇恩萨肯迪, 埃贝内泽尔·E·爱顺 申请人:国际商业机器公司