半导体集成电路的制作方法

专利名称：半导体集成电路的制作方法
技术领域：
本发明，涉及将多个电位供给宏单元的半导体集成电路。
技术背景近年，随着装置的精细化的进展，出现了在半导体芯片上设置更多的 元件的倾向。为此，使用通过将逻辑元件、存储元件、模拟元件等的多个 元件设置在一定区域内的宏单元，多数设置在半导体芯片上，实现系统的 整体机能的方法。对于这些宏单元，从芯片的外部端子或内部电源电路供给电源。还有， 为了多数设置的宏单元均勾流过电流电源，使用上层布线在芯片上满布电 源布线，从满布了的电源布线分别对宏单元供给电源的方法。以前的半导体集成电路中，为了能够容易连接沿着宏单元的水平方向及垂直方向延伸的方式设置的芯片级(chip level)电源布线，在宏单元的外 周部以环状设置了宏单元用电源布线(例如，参照"系统半导体集成电路设 计半导体集成电路设计篇讲义资料"SoC设计技术2002年度STARC 贡献讲座，早稻田大学，第六章布图设计2， p.34)。还有，近年的半导体 集成电路中，伴随着半导体布线层的多层化，还使用了将宏单元用电源布 线在宏单元上设置成条紋状的方法。图16，是表示以前的半导体集成电路的电源布线的构成的方框图。图 16的宏单元100，含有多个逻辑元件，由第四层以下的布线层构成。在宏 单元100的外周部，宏单元用外周电源布线110、 111、 120、 121设置成环 状。宏单元用外周电源布线110，为将电位电平VDD供给宏单元100，设 置成沿垂直方向延伸的宏单元用外周电源布线。宏单元用外周电源布线 111,为将电位电平VSS供给宏单元100，设置成沿垂直方向延伸的宏单
元用外周电源布线。宏单元用外周电源布线120，为将电位电平VDD供给 宏单元100,设置成沿水平方向延伸的宏单元用外周电源布线。宏单元用 外周电源布线121，为将电位电平VSS供给宏单元100，设置成沿水平方 向延伸的宏单元用外周电源布线。宏单元用外周电源布线110、 111，由第四层布线层形成。宏单元用外 周电源布线120、 121，由第三布线层形成。宏单元用外周电源布线110、 120,由设置在两者交叉处的接触点(contact)相亙连接。同样，宏单元用外 周电源布线lll、 121，由设置在两者交叉处的接触点相互连接。宏单元100，通过连接宏单元用外周电源布线110、 111、 120、 121、 和沿垂直方向或水平方向延伸的宏单元内电源布线，接受电位电平VDD 和电位电平VSS的供给。还有，宏单元用外周电源布线110、 111、 120、 121的电源布线宽度，设计成能够供給宏单元100所消耗的电流的布线宽 度。在比宏单元IOO和宏单元用外周电源布线110、 111、 120、 121更上层 的第五层以上的布线层中，设置了芯片级用电源布线130、 131、 140、 141。 芯片级用电源布线130、 131，为将电位电平VDD供给宏单元用外周电源 布线110或120，设置成沿水平方向或垂直方向延伸。芯片级用电源布线 140、 141，为将电位电平VSS供給宏单元用外周电源布线111或121，设 置成沿水平方向或垂直方向延伸。(发明所要解决的课题)宏单元用外周电源布线，至少要具有对应宏单元所消耗电流的布线宽 度以上的电源布线宽度。并且，即便是小面积的宏单元，在输出的布线电 容大、包括驱动能力大的输出緩冲器的情况，以及进行高速动作的情况下， 有必要向宏单元供给大电流。因此，在这种情况下，即便是宏单元自身的 面积小，宏单元用外周电源布线的布线宽度变大，包含电源布线的面积也 变大。如以上所述那样，以前的半导体集成电路中，因为宏单元用外周电源 布线分別是设置在宏单元的外周的，当需要向宏单元供给大电流的情况下， 包含电源布线的宏单元的面积增大，就产生了半导体集成电路自身的面积 增大的问题。
特别是，近年的半导体集成电路中，伴随着布线的精细化布线间电容 或者布线电阻在增加，还有，电路的动作频率数在变高。为此，供给宏单 元必要的电源电流，进一步增大宏单元用外周电源布线的布线宽度就变得 有必要了 。还有，从宏单元用外周电源布线向宏单元引入的布线也是必要的。设 置从宏单元用外周电源布线向宏单元引入布线的情况下，为保证引入布线电阻及通孔(via)的连接电阻、信赖性考虑允许电流量，IR降压(IR drop)等 就是必要的了。为此，增加引入布线数、增宽引入布线宽度、增加连接通 孔(via)个数都是必要的。还有，在控制村底电位这样的电路元件中，村底电位用电源布线更是 必要的，但是，存在着这样的电路元件和芯片级村底电源布线的连接困难 的问题。发明内容本发明，以抑制具有宏单元的半导体集成电路的面积为目的。 (为解决课题的方法)本发明所涉及的半导体集成电路，具有宏单元，从设置在宏单元上的 电源布线向宏单元提供电位。为此，就不再有必要在宏单元的外周设置电 源布线。还有，从宏单元用外周电源布线向宏单元引入的布线也就没有必 要了。再有，能够充分进行芯片级用电源布线和宏单元用电源布线之间的 连接，所以，为保证引入布线电阻、通孔(via)的连接电阻、信赖性考虑的 允许电流量、IR降压(IRdrop)等就不再是必要了。具体地讲，本发明所涉及的半导体集成电路，包括具有多个电路元 件的宏单元，供給上述宏单元第一电位的第一宏单元用电源布线，设置在 与上述第一宏单元用电源布线同一布线层中、供给上述宏单元第二电位的 第二宏单元用电源布线。上述第一及第二宏单元用电源布线，设置在上述 宏单元上，上述第二宏单元用电源布线，设置成沿上述第一宏单元用电源 布线的长边方向即第一方向延伸。由此，半导体集成电路，因为在宏单元上具有供给各个不同电位的第 一及第二宏单元用电源布线，所以，与芯片级用电源布线的连接变得容易。
一发明的效果一根据本发明，由于在宏单元上具有供给各个不同电位的第一及第二宏 单元用电源布线，与芯片级用电源布线的连接变得容易，所以，不再有必 要设置宏单元用外周电源布线。因此，能够抑制半导体集成电路的面积。


图1，是表示本发明实施方式所涉及的半导体集成电路的电源布线构 成的方框图。图2，是表示第一变形例的半导体集成电路的电源布线构成的方框图。 图3，是表示第二变形例的半导体集成电路的电源布线构成的方框图。 图4,是表示第三变形例的半导体集成电路的电源布线构成的方框图。 图5，是表示第四变形例的半导体集成电路的电源布线构成的方框图。 图6，是表示第五变形例的半导体集成电路的电源布线构成的方框图。 图7，是表示第六变形例的半导体集成电路的电源布线构成的方框图。 图8，是表示第七变形例的半导体集成电路的电源布线构成的方框图。 图9，是表示第八变形例的半导体集成电路的电源布线构成的方框图。 图10，是表示第九变形例的半导体集成电路的电源布线构成的方框图。图11，是表示第十变形例的半导体集成电路的电源布线构成的方框图。图12，是表示第H" —变形例的半导体集成电路的电源布线构成的方框图。图13，是表示第十二变形例的半导体集成电路的电源布线构成的方框图。图14，是表示第十三变形例的半导体集成电路的电源布线构成的方框图。图15，是表示第十四变形例的半导体集成电路的电源布线构成的方框图。图16，是表示以前的半导体集成电路的电源布线构成的方框图。 (符号说明)10 宏单元11、 12、 13、 14 电路块15 存储单元阵列区域16 输出入电路区域17 译码电路区域18 控制电路区域 20A 20J、 21、 22 第一宏单元用电源布线 23A 23J、 24A 24C第一宏单元用电源布线 25A 25F、 26A 26F第一宏单元用电源布线 27A 27D 第一宏单元用电源布线 30A 30J、 31、 32 第二宏单元用电源布线 33A 33J、 34A 34C第二宏单元用电源布线 35A 35F、 36A-36F第二宏单元用电源布线 37A 37D 第二宏单元用电源布线 50A、 50B、 51A、 51B 第一上层电源布线 60A、 60B、 61A、 61B 第二上层电源布线 70、 72 宏单元用外周电源布线具体实施方式
以下，参照

本发明的实施方式。图1，是表示本发明实施方式所涉及的半导体集成电路的电源布线构 成的方框图。图1的半导体集成电路，具有包含多个电路元件的宏单元10。 还有，图1的半导体集成电路，在宏单元上具有向宏单元IO供给电源电位 的VDD电位(第一电位)的第一宏单元用电源布线20A 20J，向宏单元10 供给接地电位VSS(第二电位)的第二宏单元用电源布线30A 30J。宏单元IO使用的最上位布线层的第四布线层中，设置了第一宏单元用 电源布线20A 20J，及第二宏单元用电源布线30A 30J。第一宏单元用电 源布线20A 20J，设置成沿垂直方向延伸，顺着水平方向排列。同样，第 二宏单元用电源布线30A 30J，设置成沿垂直方向延伸，顺着水平方向棑
列。还有，第二宏单元用电源布线30A 30J，分別对应第一宏单元用电源 布线20A 20J。第二宏单元用电源布线30A 30J，分别设置成在对应的第 一宏单元用电源布线的长边方向(这个第一宏单元用电源布线的延长方向， 在图1中是垂直方向)与这个第一宏单元用电源布线排列。还有，在通过宏单元10上部的位置，设置了第一芯片级用电源布线(以 下称为第一上层电源布线)50A、 50B以及第二芯片级用电源布线(以下称为 第二上层电源布线)60A、 60B。第一上层电源布线50A、 50B以及第二上 层电源布线60A、 60B,设置在比笫一宏单元用电源布线20A 20J、及第 二宏单元用电源布线30A 30J更上层的第五布线层中，且与第一宏单元用 电源布线20A 20J、及第二宏单元用电源布线30A 30J平行。第一上层电源布线50A、 50B，在第一宏单元用电源布线20A 20J上 供给VDD电位。在第一上层电源布线50A、 50B和第一宏单元用电源布 线20A 20J的重叠位置，设置了接触点。第一宏单元用电源布线20A 20J 中，与第一上层电源布线50A、 50B的任一条重叠的布线，由这个接触点 与第一上层电源布线50A、 50B分別连接。第二上层电源布线60A、 60B，在第二宏单元用电源布线30A 30J上 供给VSS电位。在第二上层电源布线60A、 60B和第二宏单元用电源布线 30A 30J的重叠位置，设置了接触点。第二宏单元用电源布线30A 30J中， 与第二上层电源布线60A、 60B的任一条重叠的布线，由这个接触点与第 二上层电源布线60A、 60B分别连接。如以上所述，第二宏单元用电源布线30A 30J，分别设置为沿第一宏 单元用电源布线20A-20J各自的长边方向(延长方向)延伸。由此，即便是 第一上层电源布线50A、 50B以及第二上层电源布线60A、 60B平行第一 宏单元用电源布线20A 20J以及第二宏单元用电源布线30A 30J设置的情 况、垂直这个方向设置的情况，都能够容易的连接上层电源布线和宏单元 用电源布线。为此，就不再有必要在宏单元10的外周设置宏单元用外周电 源布线，也就能够抑制半导体集成电路的面积。还有，在第一上层电源布线50A、 50B和每一个第一宏单元用电源布 线20A 20J的各自重叠的所有位置、以及第二上层电源布线60A、 60B和 每一个第二宏单元用电源布线30A 30J的各自重叠的所有位置，都能够连
接。由此，就可以将大电流供给宏单元10。尚，图l的半导体集成电路，是将第一及第二宏单元用电源布线分別 设置了多条，但是，它们分别具有一条以上就可以了 。尚，还可以使用自动设置布线工具(tool)，将第一上层电源布线50A、 50B以及第二上层电源布线60A、 60B，以特定的布线宽度和布线间距， 设置成沿水平方向或垂直方向延伸。尚，在第一上层电源布线50A、 50B和第一宏单元用电源布线20A 20 J的各自的重叠位置、以及第二上层电源布线60A、 60B和第二宏单元用 电源布线30A 30J的各自的重叠位置上，使用自动设置布线工具，自动设 置为连接它们各自的接触点亦可。还有，也可以在所有的重叠位置上设置 接触点而不连接。尚，在不能自动设置布线的地方，可以用手工操作(manual)进行设置 布线。尚，第一上层电源布线50A、 50B以及第二上层电源布线60A、 60B 的布线宽度，既可以比第一宏单元用电源布线20A 20J以及第二宏单元用 电源布线30A 30J的布线宽度大，也可以比它小。尚，第一上层电源布线50A、 50B以及第二上层电源布线60A、 60B 的布线间距，既可以比第一宏单元用电源布线20A 20J以及第二宏单元用 电源布线30A 30J的布线间距大，也可以比它小。尚，第一上层电源布线50A、 50B的布线宽度，可以比第一宏单元用 电源布线20A 20J的布线间距大。同样，第二上层电源布线60A、 60B的 布线宽度，可以比第二宏单元用电源布线30A 30J的布线间距大。(第一变形例)说明图1的半导体集成电路的电源布线的第一变形例。图2，是表示 第一变形例所涉及的半导体集成电路的电源布线构成的方框图。图2中，第一宏单元用电源布线20A 20J以及第二宏单元用电源布线 30A 30J，与图1同样设置。图2中，在通过宏单元IO上部的位置，设置 了第一上层电源布线51A、 51B以及第二上层电源布线61A、 61B。第一 上层电源布线51A、 51B以及第二上层电源布线61A、 61B,设置在比第
一宏单元用电源布线20A 20J、及第二宏单元用电源布线30A 30J更上层 的第五布线层中，且设置为沿与第一宏单元用电源布线20A 20J、及第二 宏单元用电源布线30A 30J垂直相交的方向延伸。第一上层电源布线51A、 51B，在第一宏单元用电源布线20A 20J上 供給VDD电位。在第一上层电源布线51A、 51B和第一宏单元用电源布 线20A-20J的交叉位置，设置了接触点。第二上层电源布线61A、 61B， 在第二宏单元用电源布线30A-30J上供给VSS电位。在第二上层电源布线 61A、 61B和第二宏单元用电源布线30A 30J的交叉位置，设置了接触点。 还有，与图1一样，第一上层电源布线51A、 51B和第一宏单元用电源布 线20A 20J、第二上层电源布线61A、 61B和第二宏单元用电源布线 30A 30J，它们的各自的交叉位置由接触点连接。(第二变形例)说明图1的半导体集成电路的电源布线的第二变形例。图3，是表示 第二变形例所涉及的半导体集成电路的电源布线构成的方框图。图3中，图1的第二宏单元用电源布线30A 30J，与图1同样，设置 为沿图1的第一宏单元用电源布线20A 20J的各自的长边方向延伸，但是， 以下点与图1不同。也就是，第一宏单元用电源布线20A 20J、和第二宏单元用电源布线 30A 30J，设置成方格花紋状模样。具体地讲，按照第一宏单元用电源布线20A、第二宏单元用电源布钱 30B、第一宏单元用电源布线20C、第二宏单元用电源布线30D、第一宏 单元用电源布线20E、第二宏单元用电源布线30F、第一宏单元用电源布 线20G、第二宏单元用电源布线30H、第一宏单元用电源布线201、第二 宏单元用电源布线30J的顺序，沿水平方向排列设置。同样，第二宏单元用电源布线30A、第一宏单元用电源布线20B、第 二宏单元用电源布线30C、第一宏单元用电源布线20D、第二宏单元用电 源布线30E、第一宏单元用电源布线20F、第二宏单元用电源布线30G、 第一宏单元用电源布线20H、第二宏单元用电源布线301、第一宏单元用 电源布线20J沿水平方向排列设置。200710162930.7说明书第9/16页图3中，图2的第一上层电源布线51A、 51B以及第二上层电源布线 61A、 61B，与图2—样，设置在通过宏单元10上部的位置。还有，图3 中，第一上层电源布线51A、 51B以及第二上层电源布线61A、 61B，与 图2—样，设置成在比第一宏单元用电源布线20A 20J、及第二宏单元用 电源布线30A 30J更上层的第五布线层中，且沿与宏单元用电源布线20A ~20J、及第二宏单元用电源布线30A 30J垂直相交的方向延伸，但是，以 下点与图2不同。第二上层电源布线61A，为了向第二宏单元用电源布线30B、 30D、 30F、 30H、 30J供给VSS电位，以及，第二上层电源布线51A,为了向第 二宏单元用电源布线20B、 20D、 20F、 20H、 20J供給VSS电位，与图2 相比，分别交替它们的位置设置。(第三变形例)说明图1的半导体集成电路的电源布线的第三变形例。图4，是表示 第三变形例所涉及的半导体集成电路的电源布线构成的方框图。图4中，图1的第二宏单元用电源布线30A 30J,与图1同样，设置 为沿图1的第 一 宏单元用电源布线20A 20J的各自的长边方向延伸，但是， 以下点与图1不同。也就是，第一宏单元用电源布线20A 20E，以及第二宏单元用电源布 线30F 30J，沿水平方向排列设置。同样地，第二宏单元用电源布线30A 30 E，以及第一宏单元用电源布线20F 20J,沿水平方向排列设置。图4中，图3的第一上层电源布线51A、 51B以及第二上层电源布线 61A、 61B，与图3 —样设置。(第四变形例)说明图1的半导体集成电路的电源布线的第四变形例。图5，是表示 第四变形例所涉及的半导体集成电路的电源布线构成的方框图。图5的半导体集成电路，在宏单元10上具有向宏单元10供给VDD 电位的第一宏单元用电源布线21、和向宏单元10供給VSS电位的第二宏 单元用电源布线31。在宏单元10使用的最上位布线层的第四布线层中，17
设置着第一宏单元用电源布线21及第二宏单元用电源布线31。第一宏单元用电源布线21，图1的第一宏单元用电源布线20A 20J的各自的末端电连接，形成为一体形状是梳子状。同样，第二宏单元用电源布线31，图1的第二宏单元用电源布线30A 30J的各自的末端电连接，形成为一体形状是梳子状。图5中，图1的第一上层电源布线50A、50B及第二上层电源布线60A、60B，设置为与图1 一样。(第五变形例)说明图1的半导体集成电路的电源布线的第五变形例。图6，是表示 第五变形例所涉及的半导体集成电路的电源布线构成的方框图。图6的半导体集成电路，在宏单元IO上具有向宏单元IO供给VDD 电位的第一宏单元用电源布线22、和向宏单元IO供給VSS电位的第二宏 单元用电源布线32。在宏单元10使用的最上位布线层的第四布线层中， 设置着第一宏单元用电源布线22及第二宏单元用电源布线32。第一宏单元用电源布线22及第二宏单元用电源布线32，如图5的第 一宏单元用电源布线21及第二宏单元用电源布线31那样，作为一体形状 是梳子状，设置成相互相对的方式。与第一宏单元用电源布线21及第二宏 单元用电源布线31的不同之处，如以下所述。也就是，第一宏单元用电源布线22及第二宏单元用电源布线32,在 第一宏单元用电源布线21中沿垂直方向延伸的部分、和第二宏单元用电源 布线31中沿垂直方向延伸的部分，设置为交替排列的方式。图6中，图3的第一上层电源布线51A、51B及第二上层电源布线61A、 61B，设置为与图3 —样。(第六变形例)说明图1的半导体集成电路的电源布线的第六变形例。图7，是表示 第六变形例所涉及的半导体集成电路的电源布线构成的方框图。图7的半导体集成电路，在宏单元10上具有向宏单元10供给VDD 电位，具有两种长度的第一宏单元用电源布线23A 23J，和向宏单元10
供给VSS电位，具有两种长度的第二宏单元用电源布线33A 33J。在宏单 元IO使用的最上位布线层的第四布线层中，第一宏单元用电源布线23A~ 23J及第二宏单元用电源布线33A 33J，设置为沿垂直方向延伸的方式。第一宏单元用电源布线23A,比第一宏单元用电源布线23B长。还有， 第一宏单元用电源布线23A、 23C、 23E、 23G、 231，以及第二宏单元用电 源布线33B、 33D、 33F、 33H、 33J，各自的长度相等。第一宏单元用电源 布线23B、 23D、 23F、 23H、 23J,以及第二宏单元用电源布线33A、 33C、 33E、 33G、 331，各自的长度相等。第一宏单元用电源布线23A 23J，设置为按照这个顺序，也就是两种 长度的布线交替沿水平方向排列。第二宏单元用电源布线33A 33J,设置 为按照这个顺序，也就是两种长度的布线交替沿水平方向排列。还有，第 二宏单元用电源布线33A 33J，分別对应于第一宏单元用电源布线23A~23 J。第二宏单元用电源布线33A 33J，分别设置为在对应的第一宏单元用电 源布线的长边方向上与这个第一宏单元用电源布线排列的方式。图7中，图3的第一上层电源布钱51A、51B及第二上层电源布线61A、 61B，设置为与图3 —样。(第七变形例)说明图1的半导体集成电路的电源布线的第七变形例。图8，是表示 第七变形例所涉及的半导体集成电路的电源布线构成的方框图。图8中，图7的第一宏单元用电源布线23A 23J、以及第二宏单元用 电源布线33A 33J，与图7同样，设置为沿垂直方向延伸，但是，以下点 与图7不同。也就是，第一宏单元用电源布线23A、和同样长度的第二宏单元用电 源布线33B，相互邻接设置。同样，第二宏单元用电源布线33A、和同样 长度的第一宏单元用电源布线23B,相互邻接设置。这样，第一宏单元用 电源布线23A 23J中长的布线、与第二宏单元用电源布线33A 33J中长的 布线邻接设置。还有，第一宏单元用电源布线23A 23J中短的布线、与第 二宏单元用电源布线33A 33J中短的布线邻接设置。图8中，图3的第一上层电源布线51A、51B及第二上层电源布线61A、61B，设置为与图3 —样。 (第八变形例)说明图1的半导体集成电路的电源布线的第八变形例。图9,是表示 第八变形例所涉及的半导体集成电路的电源布线构成的方框图。图9的半导体集成电路，在宏单元IO上具有图1的第一宏单元用电 源布线20A 20E，和图1的第二宏单元用电源布线30A 30E。还有，图9 的半导体集成电路，在宏单元10上还具有向宏单元10供給VDD电位 的第一宏单元用电源布线24A 24C,和向宏单元IO供给VSS电位的第二 宏单元用电源布线34A 34C。在宏单元IO使用的最上位布线层的第四布线层中，设置了第一宏单元 用电源布线24A 24C及第二宏单元用电源布线34A 34C。图9中，第一宏单元用电源布线20A 20E，和第二宏单元用电源布线 30A 30E，与图l同样设置。第一宏单元用电源布线24A 24C，设置为它 们的延长线和第^"宏单元用电源布线20A 20E垂直相交，并沿水平方向延 伸。还有，第一宏单元用电源布线24A 24C,设置为沿垂直方向排列的方 式。同样，第二宏单元用电源布线34A 34C，设置为它们的延长线和第二 宏单元用电源布线30A 30E垂直相交，并沿水平方向延伸。还有，第二宏 单元用电源布线34A 34C,设置为沿垂直方向排列的方式。图9中，图1的第一上层电源布线50A、50B及第二上层电源布线60A、 60B，设置为与图1 一样。(第九变形例)说明图1的半导体集成电路的电源布线的第九变形例。图10，是表示 第九变形例所涉及的半导体集成电路的电源布线构成的方框图。图10的半导体集成电路，在宏单元10上具有向宏单元10供給VDD 电位，几乎成正方形的第一宏单元用电源布线25A 25F，和向宏单元10 供给VSS电位，几乎成正方形的第二宏单元用.电源布线35A 35F。在宏单 元10使用的最上位布线层的第四布线层中，设置了第一宏单元用电源布线 25A 25F及第二宏单元用电源布线35A 35F。还有，第一宏单元用电源布线25A 25F及第二宏单元用电源布线35A 35F，设置成矩阵状。图10中，图1的笫一上层电源布线50A、 50B及第二上层电源布线60A、 60B，设置为与图1 一样。尚，第一宏单元用电源布线25A 25F及第二宏单元用电源布线35A 35F，亦可为长方形。(第十变形例)说明图1的半导体集成电路的电源布线的第十变形例。图11，是表示 第十变形例所涉及的半导体集成电路的电源布线构成的方框图。图11中，分别设置了图10的第一宏单元用电源布线25A 25F等及图 10的第二宏单元用电源布线35A-35F等，但是，以下点与图10不同。也 就是，第一宏单元用电源布线25A 25F等、和第二宏单元用电源布线35A~ 35F等，设置成方格花紋状。图11中，图1的第一上层电源布线50A、 50B及第二上层电源布线6 0A、 60B，设置为与图l一样。(第H"—变形例)说明图1的半导体集成电路的电源布线的第H" —变形例。图12，是表 示第十一变形例所涉及的半导体集成电路的电源布线构成的方框图。图12中，分別设置了图10的第一宏单元用电源布线25A 25F及图 10的第二宏单元用电源布线35A 35F等，但是，以下点与图10不同。也 就是，第一宏单元用电源布线25A 25F及第二宏单元用电源布线35A~35 F，分别设置成不规则状。图12中，图1的第一上层电源布线50A、 50B及第二上层电源布线6 0A、 60B，设置为与图l一样。(第十二变形例)说明图1的半导体集成电路的电源布线的第十二变形例。图13，是表 示第十二变形例所涉及的半导体集成电路的电源布线构成的方框图。图13的半导体集成电路，在宏单元10上具有向宏单元IO供給VDD
电位，形状成向多个方向凸出的凸状的笫一宏单元用电源布线26A 26F， 和向宏单元IO供给VSS电位，形状成向多个方向凸出的凸状的第二宏单 元用电源布线36A 36F。在宏单元IO使用的最上位布线层的第四布线层 中，设置了第一宏单元用电源布线26A 26F及第二宏单元用电源布线36A 36F。
第一宏单元用电源布线26A 26F，设置成矩阵状。第二宏单元用电源 布线36A，设置在被第一宏单元用电源布线26A、 26B、 26C、 26D所围的 范围的中心。同样，第二宏单元用电源布线36C，设置在被第一宏单元用 电源布线26C、 26D、 26E、 26F所围的范围的中心。这样，第二宏单元 用电源布线36A 36D，也设置成矩阵状。
图13中，图1的第一上层电源布线50A、 50B及第二上层电源布线6 0A、 60B，设置为与图1 一样。
(第十三变形例)
说明图1的半导体集成电路的电源布线的第十三变形例。图14，是表 示第十三变形例所涉及的半导体集成电路的电源布线构成的方框图。
图14的半导体集成电路，在宏单元10上具有向宏单元IO供给VDD 电位的第一宏单元用电源布线27A 27D，和向宏单元IO供给VSS电位的 第二宏单元用电源布线37A 37D。在宏单元IO使用的最上位布线层的第 四布线层中，设置了第一宏单元用电源布线27A 27D及第二宏单元用电源 布线37A 37D。
还有，宏单元10，具有电路块(功能块)ll、 12、 13、 14。第一宏单元 用电源布线27A及第二宏单元用电源布线37A，设置在电路块ll上。第 一宏单元用电源布线27B及第二宏单元用电源布线37B，设置在电路块12 上。第一宏单元用电源布线27C及第二宏单元用电源布线37C，设置在电 路块13上。第一宏单元用电源布线27D及第二宏单元用电源布线37D， 设置在电路块14上。
第一宏单元用电源布线27A 27D等及第二宏单元用电源布线37A 37 D等，各自的布线宽度、布线间距以及各自的长边方向，在电路块11、 12、 13、 14的每一个上，设置成与其他电路块上的不同。
尚，电路块ll、 12、 13、 14，还可以有多个存储单元设置成矩阵状的 存储单元阵列区域。这种情况下，第一宏单元用电源布线27A 27D等及第 二宏单元用电源布线37A~ 37 D等中，设置在存储单元阵列区域上的布线 间距，既可以是存储单元间距的整数倍，也可以与存储单元的间距相等。 由此，就可以容易的进行第一宏单元用电源布线27A 27D等及第二宏单元 用电源布线37A-37D等的布图设计的制作。(第十四变形例)说明图1的半导体集成电路的电源布线的第十四变形例。图15，是表示第十四变形例所涉及的半导体集成电路的电源布线构成的方框图。图15中，图1的宏单元IO，具有多个存储单元设置成矩阵状的存储 单元阵列区域15、和对存储单元进行数据存取的周边电路区域。周边电路 区域，具有输出入电路16、译码电路区域17以及控制电路区域18。输出入电路区域16，具有对存储单元进行数据输出入处理的输出入电 路。译码电路区域17，具有选择存储单元阵列区域15的存储单元的译码 电路。控制电路区域18，具有控制输出入电路及译码电路的控制电路。图15的半导体集成电路，在宏单元IO上具有向宏单元IO供给VDD 电位的宏单元用外周电源布线70、和向宏单元IO供给VSS电位的宏单元 用外周电源布线72。图15的半导体集成电路，在宏单元10上还具有多 条向宏单元IO供给VDD电位的第一宏单元用电源布线、和多条向宏单元 IO供给VSS电位的第二宏单元用电源布线。宏单元用外周电源布线70，具有一对为向宏单元供给VDD电位的相 对部。宏单元用外周电源布线72，具有一对为向宏单元供给VSS电位的 相对部。如以上所述，图15的半导体集成电路，在设置在外部的宏单元用外周 电源布线70、 72的基础上，还具有第一及第二宏单元用电源布线。为此， 可以将宏单元用外周电源布线70、 72的布线宽度，设置的比对应宏单元 10消耗的电流的布线宽度小。尚，用图1至图15说明了的半导体集成电路，还可以具有为向具有 宏单元10的电路元件供给VDD电位的第一宏单元用内部电源布线、和为
供给VSS电位的第二宏单充用内部电源布线。这种情况下，第一及第二宏单元用内部电源布线，分别设置在设置了第一及第二宏单元用电源布线 的层和设置了具有宏单元10的电路元件的层之间的层中。还有，笫一宏单 元用内部电源布线，设置成沿与第一宏单元用电源布线垂直相交的方向延 伸的方式，并与第一宏单元用电源布线电连接。同样，第二宏单元用内部 电源布线，设置成沿与第二宏单元用电源布线垂直相交的方向延伸的方式， 并与第二宏单元用电源布线电连接。还有，半导体集成电路，各自还可以具有多条第一及第二宏单元用内部电源布线。尚，第一宏单元用内部电源布线的布线宽度，可以比第一宏单元用电 源布线的布线宽度小，且第二宏单元用内部电源布线的布线宽度，可以比 第二宏单元用电源布线的布线宽度小。尚，用图1至图15说明了的半导体集成电路，还可以具有将与第一 及第二宏单元用电源布线不同的电位(例如衬底电位)供給宏单元10的第三 宏单元用电源布线。还有，将与第一及第二宏单元用电源布线不同的电位 供给宏单元10的宏单元用电源布线，再加到第三宏单元用电源布线上也是 可以的。第三大电池用电源布线，也可以设置在大电池10的外周部。—产业上利用的可能性—通过以上说明，本发明，在宏单元上设置电源布线，就不需要在宏单 元外周确保为设置电源布线的区域的情况下能够与芯片级用电源布线连 接，还能够抑制电路面积，所以对半导体集成电路等是有用的。
权利要求
1.一种半导体集成电路，包括宏单元，具有多个电路元件，第一宏单元用电源布线，将第一电位供给上述宏单元，第二宏单元用电源布线，设置在与上述第一宏单元用电源布线同一布线层中，将第二电位供给上述宏单元，其特征在于上述第一及第二宏单元用电源布线，设置在上述宏单元上，上述第二宏单元用电源布线，设置成沿上述第一宏单元用电源布线的长边方向即第一方向延伸。
2.根据权利要求1所述的半导体集成电路，其特征在于 包含多条上述第一宏单元用电源布线和多条上述第二宏单元用电源 布线，上述多条第二宏单元用电源布线，各自都设置为与上述多条第一宏单 元用电源布线的任一条在上述第一方向排列。
3.根据权利要求2所述的半导体集成电路，其特征在于上述多条第一宏单元用电源布线，设置成沿与上迷第一方向垂直相交 的第二方向排列，上述多条第二宏单元用电源布线，设置成沿上述第二方向排列。
4.根据权利要求3所述的半导体集成电路，其特征在于 上述多条第一宏单元用电源布线，各自的末端相互电连接，作为一体 形状是梳子状，上述多条第二宏单元用电源布线，各自的末端相互电连接，作为一体 形状是梳子状。
5. 根据权利要求3所述的半导体集成电路，其特征在于 上述多条第一及第二宏单元用电源布线，都具有两种长度。
6. 根据权利要求5所述的半导体集成电路，其特征在于 上述多条第一宏单元用电源布线，设置成两种长度相互交替的排列， 上述多条第二宏单元用电源布线，设置成两种长度相互交替的排列。
7. 根据权利要求5所述的半导体集成电路，其特征在于 上述多条第一宏单元用电源布线中长的，设置为邻接上述多条第二宏单元用电源布线中长的，上述多条第一宏单元用电源布线中短的，设置为邻接上述多条第二宏 单元用电源布线中短的。
8. 根据权利要求3所述的半导体集成电路，其特征在于.' 还包括设置在与上述多条第一宏单元用电源布线同一布线层中，将上述第一 电位供给上述宏单元，并沿上述第二方向延伸的布线，设置在与上述多条第一宏单元用电源布线同一布线层中，将上述第二 电位供给上述宏单元，并沿上述第二方向延伸的布线。
9. 根据权利要求2所述的半导体集成电路，其特征在于 以在与上述第一方向垂直相交的第二方向上与第二宏单元用电源布线排列的方式，至少设置一条上述第一宏单元用电源布线，以在上述第二方向上与上述第一宏单元用电源布线排列的方式，至少 设置一条上述第二宏单元用电源布线。
10. 根据权利要求2所述的半导体集成电路，其特征在于 上述多条第一宏单元用电源布线，是矩形的，设置成基本是矩阵状， 上述多条第二宏单元用电源布线，是矩形的，设置成基本是矩阵状。
11. 根据权利要求2所述的半导体集成电路，其特征在于 上迷多条第一宏单元用电源布线，是矩形的， 上述多条第二宏单元用电源布线，是矩形的，上述第一宏单元用电源布线和上述第二宏单元用电源布线，设置成方 格花紋状。
12. 根据权利要求2所述的半导体集成电路，其特征在于 上述多条第一宏单元用电源布线，在多个方向上为凸状，设置成基本是矩阵状，上述多条第二宏单元用电源布线，在多个方向上为凸状，设置成基本 是矩阵状。
13. 根据权利要求2所述的半导体集成电路，其特征在于 上述宏单元，具有多个电路块，在上述多个电路块中一个电路块的上述多条第一宏单元用电源布线 的布线宽度，与另一个电路块的布线宽度不同，在上述多个电路块中一个电路块的上述多条第二宏单元用电源布线的布线宽度，与另一个电路块的布线宽度不同。
14. 根据权利要求2所述的半导体集成电路，其特征在于 上述宏单元，具有多个电路块，在上述多个电路块中一个电路块的上述多条第一宏单元用电源布线 的布线间隔，与另一个电路块的布线间隔不同，在上述多个电路块中一个电路块的上述多条第二宏单元用电源布线 的布线间隔，与另一个电路块的布线间隔不同。
15. 根据权利要求2所述的半导体集成电路，其特征在于 上述宏单元，具有多个电路块，上述多条第一宏单元用电源布线，在上述多个电路块的一个电路块 中，设置成与在另一个电路块的方向不同的方向延伸，上述多条第二宏单元用电源布线，在上述多个电路块的一个电路块 中，设置成与在另一个电路块的方向不同的方向延伸。
16. 根据权利要求2所述的半导体集成电路，其特征在于 上述宏单元，具有上述多个电路元件设置成矩阵状的电路块， 上述多条第一及第二宏单元用电源布线，在上述电路块上，以上述电路元件间隔的整数倍的布线间隔设置。
17. 根据权利要求1所述的半导体集成电路，其特征在于 包含多条上述第一宏单元用电源布线和多条上述第二宏单元用电源布线，上述多条第一宏单元用电源布线，设置成沿与上述第一方向垂直相交 的第二方向排列，各自的末端相互电连接，作为一体形状是梳子状，上述多条第二宏单元用电源布线，设置成沿上述第二方向排列，各自 的末端相互电连接，作为一体形状是梳子状。
18. 根据权利要求l所述的半导体集成电路，其特征在于 上述第一宏单元用电源布线，是为供给上述多个电路元件上述第一电位的布线，上述第二宏单元用电源布线，是为供给上述多个电路元件上述第二电 位的布线。
19. 根据权利要求1所述的半导体集成电路，其特征在于 还包括第一上层电源布线，将上述第一电位供给上述第一宏单元用电源布 线，设置在比上述第一宏单元用电源布线往上的上层布线层中，第二上层电源布线，将上述第二电位供给上述第二宏单元用电源布 线，设置在比上述第二宏单元用电源布线往上的上层布线层中。
20. 根据权利要求19所述的半导体集成电路，其特征在于 上述第一上层电源布线及上述第二上层电源布线，设置在同一层中。
21. 根据权利要求19所述的半导体集成电路，其特征在于 上述第一上层电源布线，平行于上述第一宏单元用电源布线设置， 上述第二上层电源布线，平行于上述第二宏单元用电源布线设置。
22. 根据权利要求19所述的半导体集成电路，其特征在于 上述第一上层电源布线，设置成在与上述第一宏单元用电源布线垂直相交的方向上延伸，上述第二上层电源布线，设置成在与上述第二宏单元用电源布线垂直 相交的方向上延伸。
23. 根据权利要求19所述的半导体集成电路，其特征在于 包含多条上述第一宏单元用电源布线和多条上述第二宏单元用电源布线，上述第一上层电源布线，具有比上述第一宏单元用电源布线的布线间 隔大的布线宽度，上述第二上层电源布线，具有比上述第二宏单元用电源布线的布线间 隔大的布线宽度。
24. 根据权利要求1所述的半导体集成电路，其特征在于 上述宏单元，包括存储单元阵列区域，具有设置成矩阵状的多个存储单元， 周边电路区域，具有存取上述多个存储单元存储的数据的电路。
25. 根据权利要求24所述的半导体集成电路，其特征在于 上述周边电路区域，具有输出入电路，进行对上述多个存储单元的数据输出入处理， 译码电路，选择上述多个存储单元中应该存取的存储单元，以及 控制电路，控制上述输出入电路、和上述译码电路。
26.根据权利要求24所迷的半导体集成电路，其特征在于 上述半导体集成电路，还包括第一宏单元用外周电源布线，将上述第一电位供给上述宏单元， 第二宏单元用外周电源布线，将上述第二电位供给上述宏单元， 上述笫一宏单元用外周电源布线，设置在上述宏单元的外周部，具有至少一》f的相对部，上述第二宏单元用外周电源布线，设置在上述宏单元的外周部，具有至少一3于的相》于部。
27.根据权利要求1所述的半导体集成电路，其特征在于 还包括第一宏单元用内部电源布线，与上述第一宏单元用电源布线电连接， 将上迷第一电位供给上述电路元件，第二宏单元用内部电源布线，与上述第二宏单元用电源布线电连接， 将上述第二电位供给上述电路元件，上迷第一宏单元用内部电源布线，设置为在设置有上迷第一宏单元用 电源布线的层、和设置有上迷电路元件的层之间的层中，沿与第一宏单元 用电源布线垂直相交的方向延伸，上述第二宏单元用内部电源布线，设置为在设置有上述第二宏单元用 电源布线的层、和设置有上迷电路元件的层之间的层中，沿与第二宏单元 用电源布线垂直相交的方向延伸。
28.根据权利要求27所述的半导体集成电路，其特征在于 上迷第一宏单元用内部电源布线，具有比第一宏单元用电源布线的布线宽度小的布线宽度，上述第二宏单元用内部电源布线，具有比第二宏单元用电源布线的布线宽度小的布线宽度。
29. 根据权利要求l所述的半导体集成电路，其特征在于 上迷半导体集成电路，还包括第三宏单元用电源布线， 上迷第三宏单元用电源布线，供给上述宏单元与上述第一及第二宏单元用电源布线不同的电位。
30. 根据权利要求29所述的半导体集成电路，其特征在于 上述第三宏单元用电源布线，设置在上述宏单元的外周部。
31. 根据权利要求29所述的半导体集成电路，其特征在于 上述第三宏单元用电源布线，将村底电位供给上述宏单元。
全文摘要
抑制具有宏单元的半导体集成电路的面积。半导体集成电路，具有含有多个电路元件的宏单元；供给上述宏单元第一电位的第一宏单元用电源布线；设置在与上述第一宏单元用电源布线同一布线层中，供给上述宏单元第二电位的第二宏单元用电源布线。上述第一及第二宏单元用电源布线，设置在上述宏单元上，上述第二宏单元用电源布线，设置为沿上述第一宏单元用电源布线的长边方向即第一方向延伸。
文档编号H01L27/02GK101159264SQ200710162930
公开日2008年4月9日 申请日期2007年9月27日 优先权日2006年10月3日
发明者友谷裕司 申请人:松下电器产业株式会社