专利名称：一种利用多晶硅构建esd泄放通道的防护器件的制作方法
技术领域：
本实用新型属于集成电路技术领域，特别涉及一种利用多晶硅版图层 次构造静电电流泄放通道的静电放电防护器件。
技术背景静电放电是在一个集成电路浮接的情况下，大量的电荷从外向内灌入 集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电 时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧 化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度也越 来越薄，在这种趋势下，使用高性能的静电防护器件来泄放静电放电的电 荷以保护栅极氧化层不受损害是十分必需的。静电放电现象的模式主要有四种人体放电模式(HBM)、机械放电模 式(MM)、器件充电模式(CDM)以及电场感应模式(FIM)。对一般集成电路 产品来说， 一般要经过人体放电模式，机械放电模式以及器件充电模式的 测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用 具有高性能、高耐受力的静电放电保护器件。为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件 被提出，比如二极管，栅极接地的MOS管，其中公认效果比较好的防护 器件是可控硅SCR (silicon controlled rectifier)。该防护器件的具体结构如 图l所示，P型衬底ll上为阱区，阱区包括N阱12和P阱16， N阱12 和P阱16上均有两个注入区，分别是N+注入区14和P+注入区15。其中 N阱12的N+注入区设置在远离P阱16的一端，P+注入区设置在靠近P 阱16的一端；P阱16的P+注入区设置在远离N阱12的一端，N+注入区 设置在靠近N阱12的一端。一 N+注入区设置在N阱12和P阱16连接 处上方并跨接在N阱12和P阱16之间，所有注入区之间是用浅壕沟隔离 STI 13进行隔离。N阱12的N+注入区和P+注入区接电学阳极Anode, P 阱16的N+注入区和P+注入区接电学阴极Cathode。图2是和这个SCR 结构相对应的电原理图。在集成电路的正常操作下，静电放电保护器件是 处于关闭的状态，不会影响集成电路输入输出接合垫上的电位。而在外部 的静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通， 迅速地排放掉静电电流。但是该可控硅SCR在恶劣的静电环境下防静电 的效果不是非常理想，同时该可控硅SCR触发点电压值不能够灵活地调 整。
发明内容
本实用新型的目的就是针对现有技术的不足，提供一种可以灵活调整 触发点电压值，并且可以有效提高防护静电能力的防护器件。
本实用新型的静电放电防护器件包括P型衬底，P型衬底上为阱区， 阱区包括N阱和P阱。N阱和P阱上均设有两个注入区，分别是N+注入 区和P+注入区。其中N阱的N+注入区设置在远离P阱的一端，P+注入 区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，N+ 注入区设置在靠近N阱的一端；N阱和P阱上的N+注入区和P+注入区用 浅壕沟隔离STI进行隔离。在阱区上方对应N阱的P+注入区与P阱的N+ 注入区之间位置设置有多晶硅层，多晶硅层与阱区之间设置Si02氧化 层，多晶硅层的一边掺入P型杂质形成P+多晶硅注入区，另一边掺入N 型杂质形成N+多晶硅注入区，中间为本征多晶硅区。本征多晶硅区和 Si02氧化层上打有通孔，阱区上对应通孔的位置设置有环形浅壕沟隔离 STI，通孔的内壁与环形浅壕沟隔离STI的外沿相对应，环形浅壕沟隔离 STI内设置N+注入区，环形浅壕沟隔离STI和N+注入区跨接在N阱和P 阱之间。
本实用新型中的P型衬底、N阱和P阱采用现有的可控硅SCR对应
的结构和工艺，Si02氧化层采用现有通用的淀积等工艺即可实现。
本实用新型在传统SCR的结构基础上利用了多晶硅版图层次构造静
电电流泄放通路。如果在N阱上面的多晶硅外端掺杂P型杂质构成P+多 晶硅注入区，在P阱上面的多晶硅外端掺杂N型杂质构成N+多晶硅注入 区。这样相当于一个P-I-N结构的多晶硅和传统的可控硅SCR并联。因 此，在不增加布局面积的情况下，静电电流的泄放电流的通道增加了，静 电防护的性能提高了。同时我们可以通过改变本征多晶硅的长度(P+多晶 硅注入区和N+多晶硅注入区的间隔距离)来调整P-I-N结构的触发电压 值，进而灵活调整该防护器件的触发电压值。
如果在N阱上面的多晶硅外端掺杂N型杂质构成N+多晶硅注入区， 在P阱上面的多晶硅外端掺杂P型杂质构成P+多晶硅注入区。这样相当 于一个N-I-P结构的多晶硅和传统的可控硅SCR并联。因此，在不增加布 局面积的情况下，静电电流的泄放电流的通道增加了，静电防护的性能提 高了。同时我们可以通过改变本征多晶硅的长度(P+多晶硅注入区和N+ 多晶硅注入区的间隔距离)来调整N-I-P结构的触发电压值，进而灵活调 整该防护器件的触发电压值。
图1为现有技术的可控硅SCR静电放电防护器件的剖面图2为图l的等效电原理图3为本实用新型实施例的剖面图4为图3的俯视图5为图3的等效电原理图。
具体实施方式
结合说明书附图和实施例对本实用新型做进一步说明。
如图3和图4所示， 一种利用多晶硅构建ESD泄放通道的防护器件 包括P型衬底30， P型衬底30上为阱区，阱区包括N阱31和P阱39。 N 阱31和P阱39上均设有两个注入区，分别是N+注入区32a和P+注入区 34。其中N阱31的N+注入区32a设置在远离P阱39的一端，P+注入区 34设置在靠近P阱39的一端；P阱39的P+注入区34设置在远离N阱31
的一端，N+注入区32a设置在靠近N阱31的一端；N阱31和P阱39上 的N+注入区32a和P+注入区34用浅壕沟隔离STI 33a进行隔离。在阱 区上方对应N阱31的P+注入区34与P阱39的N+注入区32a之间位置 设置有多晶硅层，多晶硅层与阱区之间设置&02氧化层38，多晶硅层的 一边掺入P型杂质形成P+多晶硅注入区35，另一边掺入N型杂质形成 N+多晶硅注入区37，中间为本征多晶硅区36。本征多晶硅区36和Si02 氧化层38上打有通孔41，阱区上对应通孔41的位置设置有环形浅壕沟 隔离STI 33b，通孔41的内壁与环形浅壕沟隔离STI 33b的外沿相对 应，环形浅壕沟隔离STI 33b内设置N+注入区32b，环形浅壕沟隔离STI 33b和N+注入区32b跨接在N阱31和P阱39之间。
工作中，如果在N阱上面的多晶硅外端掺杂P型杂质构成P+多晶硅 注入区，在P阱上面的多晶硅外端掺杂N型杂质构成N+多晶硅注入区。 这样相当于一个P-I-N结构的多晶硅和传统的可控硅SCR并联(如图5所 示)。当电学阳极输入正常信号电平时，该防护器件不会导通干扰芯片内 部电路的正常工作。而在危险的静电信号到来的时候，本征多晶硅正向贯 通从而泄放静电电流，从而使输入缓冲器51能够抵御外界的静电冲击。
权利要求1、一种利用多晶硅构建ESD泄放通道的防护器件，包括P型衬底(30)，P型衬底(30)上为阱区，阱区包括N阱(31)和P阱(39)，其特征在于N阱(31)和P阱(39)上均设有两个注入区，分别是N+注入区(32a)和P+注入区(34)；其中N阱(31)的N+注入区(32a)设置在远离P阱(39)的一端，P+注入区(34)设置在靠近P阱(39)的一端；P阱(39)的P+注入区(34)设置在远离N阱(31)的一端，N+注入区(32a)设置在靠近N阱(31)的一端；N阱(31)和P阱(39)上的N+注入区(32a)和P+注入区(34)用浅壕沟隔离STI(33a)进行隔离；在阱区上方对应N阱(31)的P+注入区(34)与P阱(39)的N+注入区(32a)之间位置设置有多晶硅层，多晶硅层与阱区之间设置SiO2氧化层(38)，多晶硅层的一边掺入P型杂质形成P+多晶硅注入区(35)，另一边掺入N型杂质形成N+多晶硅注入区(37)，中间为本征多晶硅区(36)；本征多晶硅区(36)和SiO2氧化层(38)上打有通孔(41)，阱区上对应通孔(41)的位置设置有环形浅壕沟隔离STI(33b)，通孔(41)的内壁与环形浅壕沟隔离STI(33b)的外沿相对应；环形浅壕沟隔离STI(33b)内设置N+注入区(32b)，环形浅壕沟隔离STI(33b)和N+注入区(32b)跨接在N阱(31)和P阱(39)之间。
专利摘要本实用新型涉及一种静电放电防护器件。现有的可控硅SCR防静电的效果不理想，触发点电压值不能够灵活调整。本实用新型在现有的可控硅SCR上设置有SiO<sub>2</sub>氧化层和多晶硅层，多晶硅层两边为P+多晶硅注入区和N+多晶硅注入区，中间为本征多晶硅区。本征多晶硅区和SiO<sub>2</sub>氧化层上打有通孔，阱区上对应通孔的位置设置有环形浅壕沟隔离STI，环形浅壕沟隔离STI内设置N+注入区。本实用新型结构相当于一个P-I-N或N-I-P结构的多晶硅和传统的可控硅SCR并联，提高了静电防护的性能，同时可以通过改变本征多晶硅的长度调整P-I-N或N-I-P结构的触发电压值，进而灵活调整该防护电路的触发电压值。
文档编号H01L27/04GK201041805SQ20072010694
公开日2008年3月26日 申请日期2007年3月5日 优先权日2007年3月5日
发明者强 崔, 张吉皓, 斯瑞珺, 曾才赋, 杜宇禅, 杜晓阳, 慧 洪, 董树荣, 茗 陈, 霍明旭, 雁 韩, 黄大海 申请人:浙江大学