金属杂质的引入以改变导电电极的功函数的制作方法

专利名称：金属杂质的引入以改变导电电极的功函数的制作方法
技术领域：
本发明涉及半导体结构，更具体地，涉及这才羊的半导体结构，例如场
效应晶体管(FET)或金属-氧化物-半导体电容器(MOSCAP),其中通 过向包含金属的材料层中引入金属杂质来改变导电电极叠层的功函数，该 包含金属的材料层与导电电极一起存在于电极叠层中。金属杂质的选择取 决于电极是具有n型功函数还是具有p型功函数。本发明还提供一种制造 这种半导体结构的方法。
背景技术：
在标准的硅互补金属氧化物半导体(CMOS)技术中，n型场效应晶 体管(nFET )使用As或P (或者其它施主)掺杂的n型多晶硅层作为栅 电极，该栅电极沉积在二氧化珪或氧氮化硅栅极电介质层的顶部上。通过 该多晶硅层施加栅极电压，以在栅极氧化物层下方的p型硅中产生反转沟道。
在将来的技术中，二氧化硅或氧氮化硅电介质将被具有更高介电常数 的栅极材料所替代。这些材料称为"高k"材料，其中术语"高k"表示 这样的绝缘材料，其介电常数大于约4.0，优选地大于约7.0。除非另有说 明，在此提到的介电常数是相对于真空的。在各种可能性中，由于其在高 温下优良的热稳定性，氧化铪、硅酸铪或氧氮化铪硅是对于常规栅极电介 质最适合的替代候选。
用铪基电介质作为栅极电介质制造的硅金属氧化物半导体场效应晶体 管(MOSFET)具有这样的缺点，当制造n-MOSFET时，阔值电压不理 想。这是普遍的问题，具体地，当MOSFET由作为电介质的Hf02和作为
栅极叠层的TiN/多晶Si构成时，典型地，在标准热处理之后，阈值电压处 于0.45至0.7V的范围内。理想地，长沟道nFET的阈值电压应该为约0 至0.2V左右。
鉴于现有技术的包括Hf基电介质或者其它高k电介质的Si MOSFET 的上述问题，需要提供一种能够使包含这种高k栅极电介质材料的半导体 结构中的平带电压和阈值电压稳定的方法和结构。

发明内容
本发明提供这样的半导体结构，其中通过将至少一种金属杂质^ 1入位 于导电电极与高k电介质之间的包含金属的材料层，导电电极叠层的功函 数改变。贯穿本申请使用术语"高k电介质，，，以表示其介电常数大于二 氧化硅的介电常数的任何绝缘材料。即，用于本发明中采用的高k电介质 具有在真空中测量的大于4.0的介电常数。改变或修改包括高k电介质的 材料叠层的功函数的能力对于改善包括该高k电介质的半导体器件的性能 是关键的。
应注意，过去，通过对电介质改性或者通过在包括金属层和栅电极的 栅极叠层下方引入低或高功函数金属来改变包括高k电介质的材料叠层的 功函数。在本发明中，通过设置包括金属杂质包含层(metal impurity containing layer)的栅极叠层，发生功函数的修改，其中该金属杂质包含
层存在于导电电极下方。
概括地说，提供一种半导体结构，其包括
材料叠层，包括具有大于二氧化硅的介电常数的电介质、位于所述电 介质之上的金属杂质包含层以及位于所述金属杂质包含层之上的导电电 极，其中所述金属杂质包含层包括包含金属的材料和至少一种改变功函数 的金属杂质。
在本发明的一个优选实施例中，提供一种半导体结构，其包括 材料叠层，包括Hf基电介质、位于所述Hf基电介质之上的金属杂质 包含层以及位于所述金属杂质包含层之上的多晶珪电极，其中所述金属杂 质包含层包括TiN或TiON和至少一种改变功函数的金属杂质。
除了上述半导体结构之外，本发明还提供一种改变导电栅极叠层的功 函数的方法，其包括以下步骤
设置材料叠层，所述材料叠层包括具有大于二氧化硅的介电常数的电 介质、位于所述电介质之上的包含金属的材料层以及位于所述包含金属的 材料层之上的导电电极；以及
向所述包含金属的材料层中引入至少一种改变功函数的金属杂质，其 中在形成金属杂质包含层期间或者在形成包含所述包含金属的材料层的层 之后引入所述至少 一种改变功函数的金属杂质。
在本发明的一个实施例中，通过共沉积设置金属杂质包含层，形成所 述至少一种改变功函数的金属杂质和所述包含金属的材料层，其中所述金 属杂质包含层包含包含金属的材料和所述至少 一种金属杂质。
在另一实施例中，形成包含金属的材料的第一层，之后形成包含所述 金属杂质的层，再之后形成所述包含金属的材料的第二层。
在本发明的^一实施例中，在包含金属的材料之下和/或之上形成包含 所述金属杂质的材料，然后通过随后的热处理将所述金属杂质引入所述包 含金属的材料中。


图1A-1E是(通过截面图)示出本发明的包括可选实施例的基本工艺 步骤的图示。
图2A-2B分别是可包括如图1A-1E所示形成的本发明的叠层的半导体 结构MOSCAP和MOSFET。
具体实施例方式
下面，将通过参考以下讨论和本申请的附图来更详细描述本发明，其 中本发明提供了一种半导体结构以及形成该半导体结构的方法，在该半导 体结构中，导电电极叠层的功函数通过将金属杂质引入栅极叠层的包含金
属的材料层中而改变。注意，本发明的附图是为了示例的目的而提供的， 因此，它们没有按比例绘制。并且，在此使用相同的参考标号表示相同和/ 或相应的元件。
再次强调，用氧化铪作为栅极电介质而制造的现有技术Si MOSFET 具有这样的缺点，当制造n-MOSFET时，阈值电压不理想。当叠层由作 为电介质的Hf02和作为栅极叠层的TiN/多晶硅构成时，典型地，在标准 热处理之后，长沟道nFET的阈值电压在0.45至0.7V的范围内。理想地， 长沟道nFET的阈值电压应该为约0至0.2V左右。通过将至少一种金属杂 质引入栅极叠层的包含金属的材料层中，本发明解决了该问题，其中该措 施在阈值电压中引入了偏移，达到希望的电压。
首先描述本发明的材料叠层以及用于形成该材料叠层的工艺步骤，随 后作为MOSCAP和MOSFET的组成要素来对其进行描述。注意，虽然作 为独立的结构示出了 MOSCAP和MOSFET,但本发明还预期在单个半导 体衬底的表面上包括MOSCAP和MOSFET 二者的结构。还应注意，在本 发明中，金属杂质包含层和导电栅极电极形成栅极叠层，本发明的方法适 用于该4册极叠层。
首先参考图1A-1E，其是(通过截面图)示出用于在半导体衬底表面 上形成本发明的材料叠层的基本工艺步骤的图示。图1A示出在本发明中 形成的初始结构，其包括半导体村底10、在半导体衬底10的表面上的可 选的界面层12，以及位于可选的界面层12上的高k例如Hf基电介质14。 当不存在界面层12时，高k电介质14位于半导体衬底10的表面上。
示于图1A中的结构的半导体衬底10包括任何半导体材料，包括但不 限于Si、 Ge、 SiGe、 SiC、 SiGeC、 GaAs、 GaN、 InAs、 InP以及所有
其它in/v或n/vi化合物半导体。半导体衬底io还可以包括有机半导体
或多层半导体例如Si/SiGe、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI) 或者绝缘体上锗(GOI)。在本发明的一些实施例中，优选半导体衬底10 由含Si半导体材料即包括珪的半导体材料构成。半导体衬底10可以是掺 杂的、未掺杂的或者在其中包含掺杂区和未掺杂区。半导体衬底10可包括
单晶取向或者其可包括至少两个共面的表面区，这些共面的表面区具有不 同的结晶取向(在本领域中后一种衬底称为混合衬底)。当采用混合衬底
时，典型地在(100)晶面上形成nFET，而典型地在(110)晶面上形成 pFET。可以通过例如在美国公开No. 20040256700A1 、美国>^开No. 20050116290和美国公开No. 20050093104中描述的技术来形成混合#于底。
半导体衬底10还可以包括第一掺杂(n或p)区和第二掺杂(n或p) 区。为了清楚，在本申请的附图中没有具体示出掺杂区。第一掺杂区和第 二掺杂区可以是相同的，或者它们可以具有不同的导电性和/或掺杂浓度。 这些掺杂区称为"阱，，，并且利用常规离子注入工艺形成。
然后，在半导体衬底10中典型地形成至少一个隔离区(未示出)。隔 离区可以是沟槽隔离区或场氧化物隔离区。沟槽隔离区利用本领域的技术 人员公知的常规沟槽隔离工艺形成。例如，光刻、蚀刻和用沟槽电介质对 沟槽的填充可以被用于形成沟槽隔离区。可以选择地，在沟槽填充前可以 在沟槽中形成村里(liner)，在沟槽填充后可以进行致密化步骤，并且在 沟槽填充后还可以进行平面化工艺。场氧化物可以利用所谓的珪的局部氧 化工艺形成。注意，至少一个隔离区提供相邻栅极区之间的隔离，典型地 当相邻栅极具有相反的导电性即nFET和pFET时需要这种隔离。相邻栅 极区可以具有相同的导电性(即均为n或p型)，或者可选地它们可以具 有不同的导电性(即一个为n型而另一个为p型)。
在加工半导体衬底IO之后，可以选择地，通过化学氧化在半导体衬底 10的表面上形成界面层12。可以选择的界面层12利用对于本4页域4支术人 员公知的常规湿法化学工艺技术形成。可选地，该层可以通过热氧化或氧 氮化形成。当衬底10为含Si的半导体时，界面层12由通过湿法工艺生长 的化学氧化物或者热生长的氧化硅、氧氮化硅或氮化的氧化硅构成。当衬 底10不是含Si的半导体时，界面层可以包括半导体氧化物、半导体氧氮 化物或氮化的半导体氧化物。
界面层的厚度典型地为约0.5至约1.2nm，其中约0.8至约lnm的厚 度更典型。然而，在CMOS制造期间通常需要的更高的温度下处理之后，
该厚度可能不同。
根据本发明的一个实施例，界面层12是通过湿法化学氧化形成的具有 约0.6至约0.8nm的厚度的氧化珪层。用于该湿法化学氧化的工艺步骤包 括在65'C下用氢氧化铵、过氧化氢和水(以1:1:5的比例)的混合物处理 清洗后的半导体表面(例如HF最后处理的半导体表面)。可选地，界面 层还可以通过在臭氧化的水溶液中处理HF最后处理的半导体表面而形 成，其中臭氧浓度通常在百万分之2 (ppm)至卯ppm的范围内，但不限 于该范围。
接下来，如果存在界面层12，可以在界面层12的表面上，或者在半 导体衬底10的表面上，通过诸如沉积工艺，例如化学气相沉积(CVD)、 等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积 (MOCVD)、原子层沉积(ALD)、蒸发、反应賊射、化学溶液沉积和 其它类似的沉积工艺，形成高k电介质14。高k电介质14也可以利用以 上工艺的任何组合而形成。
用于本发明中的高k电介质14是具有大于约4.0、典型地大于约7.0 的介电常数的任何电介质材料。注意，二氧化珪具有4.0的介电常数，因 此，本发明预期其介电常数大于二氧化硅的介电常数的任何电介质。高k 电介质14典型地是本领域技术人员公知的金属氧化物或混合的金属氧化 物。这种高k电介质的示例性实例包括但不局限于A1203、 Ta203、 Ti02、 La203、 SrTi03、 LaA103、 ZK)2、 Y203、 Gd203、 Hf基电介质(在此将在 下面更详细说明)、以及包括其多层的组合。优选地，高k电介质14是 Hf基电介质，可以选择地，其还可以包括稀土金属氧化物。
术语"Hf基电介质，，在此旨在包括包含铪Hf的任何高k电介质。这 种Hf基电介质的实例包括氧化铪(Hf02)、硅酸铪(HfSiOx)、氧氮化 铪硅(HfSiON)或它们的多层。在一些实施例中，Hf基电介质包括Hf02 和ZK)2的混合物。典型地，Hf基电介质是氧化铪或硅酸铪。Hf基电介质 典型地具有大于约10.0的介电常数。
高k电介质14的物理厚度可以改变，但典型地，高k电介质14具有
约0.5至约10nm的厚度，其中约0.5至约3nm的厚度更典型。
在本发明的一个实施例中，高k电介质14是通过MOCVD形成的氧 化铪，在该MOCVD中采用流速为约70至约卯mgm的铪酸四丁酯 (hafnium-tetrabutoxide) (Hf前体)和流速为约250至约350sccm的 02。采用在0.3至0.5乇的反应室压力和400至500。C的村底温度进行氧化 铪的沉积。
在本发明的另一个实施例中，高k电介质14是通过采用以下条件的 MOCVD形成的硅酸铪0)前体铪酸四丁酯的流速为70至90mg/m， 02流速为约25至100sccm，以及SiH4的流速为20至60sccm; (ii)反应 室压力为0.3至0.5乇；以及(iii)衬底温度为400至500°C 。
接下来，在本发明的一个实施例中，在高k电介质14的表面上形成包 括包含金属的材料和至少一种金属杂质的金属杂质包含层18;见图1B。 在层18的整个厚度内金属杂质(即，其峰值浓度)可以连续地分布，或者 可以在层18内在离散的区域中形成金属杂质(其峰值浓度)。例如，金属 杂质可以存在于层18的上或下表面处或者层18的上或下表面附近、在层 18的中心附近之内或者其任何组合。
包含金属的材料(不具有杂质的层18)包括能够传导电子的金属材料 和/或半金属材料。具体地，包含金属的材料(不具有金属杂质的层18 )是 金属材料，例如金属氮化物、金属碳化物或金属硅氮化物。当包含金属的 材料(不具有金属杂质的层18 )包括金属时，包含金属的材料的金属成分 可以包括选自元素周期表中的IVB或VB族的金属。因此，包含金属的材 料可以包括Ti、 Zr、 Hf、 V、 Nb或Ta，其中高度优选Ti。通过实例，包 含金属的材料优选包括TiN或TiON;注意，在n型器件中特别地可用TiN， 而在p型器件中特别地可用TiON。
在本发明中用于改变栅极叠层(例如，包含金属的材料(不具有杂质 的层18)与导电电极的组合)的功函数的金属杂质取决于栅电极具有n型 功函数还是p型功函数。由于金属杂质用于改变栅极叠层的功函数，它们 可以被称为"改变功函数的金属杂质"。对于n型功函数，被引入包含金
属的材料的金属杂质包括选自元素周期表(元素的命名法是基于CAS版 本)中的IIIB、 IVB或VB族的至少一种元素。在此也预期在镧系内的元 素(例如La、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Er、 Tm、 Yb或Lu)。可用于向导电电极提供n型功函数的金属杂质的示例性实例 包括但不限于Sc、 Y、 La、 Zr、 Hf、 V、 Nb、 Ta、 Ti以及选自镧系的元 素，但该金属杂质必须不同于在"纯的"包含金属的材料中存在的金属。 优选地，用于提供n型功函数偏移的杂质是选自镧族的一种元素。对于p 型功函数，被引入包含金属的材料中的金属杂质包括选自元素周期表(元 素的命名法是基于CAS版本)中的VIB、 VIIB和VTII族的至少一种元素。 可用于向导电电极提供p型功函数的金属杂质的示例性实例包括但不限 于Re、 Fe、 Ru、 Co、 Rh、 Ir、 Ni、 Pd和Pt，但该金属杂质必须不同于 在"纯的，，包含金属的材料中存在的金属。优选地，用于提供p型功函数 偏移的杂质是Pd的一种元素。
在示例于图1B中的本发明的该具体实施例中，利用共沉积工艺形成 金属杂质包含层18，在该共沉积工艺中，基本上同时沉积包含金属的材料 (纯的不具有杂质的包含金属的材料)和杂质。可以通过使用金属或半金 属粑，例如Ti靶，其中在靶中具有特定量的杂质，进行共沉积，并且可以 在任何反应室内形成层18。在设置层18时可以用于本发明中的另一共沉 积方法是化学气相沉积或等离子增强的化学气相沉积，其中使用包含金属 的材料和杂质的前体。
尽管使用共沉积技术，包括希望杂质的层18具有约0.1至约0.2nm的 原沉积厚度(as deposited thickness)，其中约0.1至约lnm的厚度更典型。
在本发明的另一实施例中，首先沉积"纯的"包含金属的材料，之后 沉积包含金属杂质的层，再之后沉积另一 "纯的"包含金属的材料。例如， 利用本发明的该实施例形成的结构示于图1C中。在图1C中，参考标号 18A表示第一沉积的"纯的"包含金属的材料，参考标号18B表示金属杂 质的层，以及参考标号18C表示第二沉积的"纯的，，包含金属的材料。注 意，层18A、 18B和18C形成金属杂质包含层18，该金属杂质包含层18包括"纯的"包含金属的材料和金属杂质。
在本发明的该实施例中，利用诸如常规沉积工艺例如CVD、 PECVD、 物理气相沉积(PVD)、原子层沉积(ALD)、'减射或蒸发，形成"纯的" 包含金属的材料。在本发明的一个实施例中，包含金属的材料是TiN，该 TiN通过由保持在1550'C至1卯0。C，典型地在1600。C至1750。C的范围内 的溢出单元(effusion cell)蒸发Ti，并采用穿过远射频源的氮的原子/受激 束;冗积而成。衬底温度可在300'C左右，以及氮流速可在0.5sccm至 3.0sccm。这些范围是示例性的，决不限制本发明。氮流速取决于沉积室的 细节，特别地，取决于对沉积室的泵浦速率。TiN还可以以例如>(匕学气相 沉积或濺射的其它方式沉积，且沉积:技术不关键。
金属杂质的层也是利用诸如常规沉积工艺例如CVD、 PECVD、 PVD、 ALD、濺射或蒸发而形成。在层18B内的金属杂质的特定类型包括以上在 其中采用共沉积的实施例中列出的金属杂质。
第一沉积的"纯的，，包含金属的材料18A的厚度可以才艮据所采用的材 料的类型以及用于形成其的技术而变化。典型地，第一沉积的"纯的"包 含金属的材料18A具有约0.1至约0.2nm的厚度，其中约0.1至约lnm的 厚度更典型。第二沉积的"纯的"包含金属的材料18C的厚度典型地也在 上述范围内。包含金属杂质的层18B的厚度可以变化，但是典型地，层18B 具有约0.1至约0.2nm的厚度，其中约0.1至约lnm的厚度更典型。
在本发明的另一实施例中，在"纯的"包含金属的材料之上和/或之下 形成包含金属杂质的材料(例如电介质材料、牺牲材料或导电材料)，然 后使用热处理以将金属杂质引入"纯的"导电材料。例如，本发明的该实 施例示于图1D中。在该图中，参考标号20用于定义包含金属杂质的材料， 以及参考标号18A用于定义"纯的"包含金属的材料。在本发明的该实施 例中，需要存在包含金属杂质的材料的至少一个层20，并且其邻接所述"纯 的"包含金属的材料18A。所示的结构是在向层18A中引入金属杂质的热 处理之前的结构。在一些实施例中，可以在已经向"纯的"包含金属的材 料18A中引入杂质之后去除在该结构顶部的材料20。
可以利用任何常规沉积工艺形成包含金属杂质的材料20。可用于形成 层20的沉积工艺的示例性实例包括但不限于CVD、 PECVD、 ALD、蒸 发或化学溶液沉积。层20的厚度可以根据层的材料以及用于形成其的技术 而变化。典型地，包含杂质的材料20具有约0.1至约2nm的厚度，其中 约0.1至约0.2nm的厚度更典型。
可以如上所述形成图1D中所示的层18A,并且该层18A可包括上述 材料中的一种，其厚度也在如上所述的范围内。
如上所述，利用热技术将金属杂质引入层18A中。热技术典型地跟在 图1D中所示的结构的形成之后。在一些实施例中，稍后的热处理可以用 于向层18A中引入金属杂质。热技术典型地包括约800'C或更高的温度， 其中约卯0。C至约1200。C的温度更典型。该热技术的持续时间可以变化， 其中典型范围为约1至约1000秒。用于向层18A中引入金属杂质的热技 术包括其中采用上述温度范围的炉内退火、源*1/漏极激活退火、快速热退 火、尖峰退火(spike anneal)、激光退火、后续沉积工艺，或者4壬何其组 合。
在形成图1B、 1C或1D中所示的结构之一后，在具体结构的最上层 顶上形成导电电极22。所产生的包括栅电极22的结构示于图1E中，该栅 电极22位于在图1B中提供的结构的顶上。其它两种结构(使用图1C和 1D的结构)类似于在图1E中示出的结构，因此它们没有在此具体示出。
具体地，利用已知的沉积工艺例如物理气相沉积、CVD或蒸发，在层 18上，或者可以选择地，如果采用图1D中示出的实施例，则在层20上， 形成导电材料的均厚层，该导电材料形成了导电电极22。导电材料包括但 不限于含Si材料，例如单晶、多晶或非晶形式的Si或SiGe合金层。导 电材料还可以是导电金属或导电金属合金。在此还可以预期上述导电材料 的组合。优选含Si材料作为导电电极22，其中最优选多晶Si。除了上述 导电材料以外，本发明还预期其中导电电极22被完全硅化的实例或包括硅 化物和Si或SiGe的组合的叠层。利用本领域技术人员公知的常^:化工 艺来制成硅化物。完全硅化的栅极可以利用常规置换(replacement)栅极
工艺形成；其细节对于本发明的实施不关键。导电电极材料的均厚层可以 是掺杂的或未掺杂的。如果是掺杂的，在形成其时可以采用原位掺杂沉积 工艺。可选地，掺杂的栅极导体可以通过沉积、离子注入和退火形成。离 子注入和退火可以发生在后续的构图材料叠层的蚀刻步骤之前或之后。导 电电极22的掺杂将进一步使形成的栅极导体的功函数偏移。用于 nMOSFET的掺杂剂离子的示例性实例包括选自元素周期表的VA族的元 素(当形成pMOSFET时，可以使用IIIA族元素)。在本发明的此时沉 积的导电电极22的厚度，即高度，可以根据所采用的沉积工艺而变化。典 型地，导电电极22具有约20至约180nm的垂直厚度，其中约40至约150nm 的厚度更典型。
然后，利用在本领域中公知的常规工艺，可以将图1E中示出的材料 叠层结构(可以选择地包括在层18之上和/或之下的层20)制成如图2A 中所示的MOSCAP 50或者如图2B中所示的MOSFET 52。所示例的结构 中的每一个包括至少通过光刻和蚀刻而构图的如图1E中所示的材料叠层。
MOSCAP的形成包括在半导体衬底的表面上形成牺牲热氧化物(未示 出)。使用光刻，通过蚀刻在场氧化物中对电容器结构的有源区开口。在 去除氧化物之后，如上所述形成如图1E中所示的材料叠层。具体地，该 材料叠层被设置，通过光刻和蚀刻被构图，然后将掺杂剂引入导体22中。 掺杂剂典型地为P(使用12keV的注入能量，注入剂量为5E15离子/cm2)。 使用激活退火来激活掺杂剂，该激活退火在950。C至1000。C下进行约5秒 钟。在一些情况下，随后可以进行形成气体退火(5-10%的氢)，该形成 气体退火在500'C至550。C下进行，用于界面层/半导体村底界面态钝化。
MOSFET的形成包括首先在如上所述的衬底内形成隔离区，例如沟槽 隔离区。在形成隔离区之前可以在衬底顶上形成牺牲氧化物层。与 MOSCAP类似地且在去除牺牲氧化物之后，形成如上所述的材料叠层。在 对材料叠层的构图之后，典型地但不总是在各构图的材料叠层的暴露的侧 壁上形成至少一个隔离物(spacer) 54。该至少一个隔离物54由绝缘体例 如氧化物、氮化物、氧氮化物和/或其任何組合构成。通过沉积和蚀刻形成
该至少一个隔离物54。
该至少一个隔离物54的宽度必须足够宽，以便(随后将形成的)源极 和漏极硅化物接触不侵入构图的材料叠层的边缘下面。典型地，当该至少 一个隔离物54在底部所测的宽度为约20至约80nm时，源^L/漏极珪化物 不会侵入构图的材料叠层的边缘下面。
在本发明的此时，还可以通过对其进行热氧化、氮化或氧氮化工艺， 钝化构图的材料叠层。钝化步骤形成了使材料叠层周围的材料钝化的薄层。 该步骤可以被先前的隔离物形成步骤替代使用或与其结合使用。当与隔离 物形成步骤一起使用时，在材料叠层钝化工艺之后进行隔离物形成。
然后在衬底中形成源极/漏极扩散区56。源^l/漏极扩散区56是利用离 子注入和退火步骤形成的。退火步骤用于激活通过先前的注入步骤注入的 掺杂剂。离子注入和退火的条件是对于本领域的技术人员公知的。源极/ 漏极扩散区56还可以包括延伸注入区，其是在源极/漏极注入之前采用常 规延伸注入形成的。延伸注入后可以进行激活退火，或者可选地，在延伸 注入及源极/漏极注入期间注入的掺杂剂可以采用同 一激活退火周期而被 激活。在此也预期晕圈(Halo)注入。
在某些情况下，可以随后进行形成气体退火(5-10%的氢)，该形成 气体退火在500。C至550。C下进行，用于界面层/半导体衬底界面态钝化。
上述工艺步骤形成图2B中所示的结构。可以利用本领域技术人员公 知的工艺步骤，形成进一步的CMOS处理，例如形成硅化物接触(源^ 漏极和栅极)以及形成具有金属互连的BEOL (后段制程)互连级。
虽然关于其优选实施例具体示出和描述了本发明，但本领域技术人员 将理解，只要不脱离本发明的精神和范围，可以在形式和细节上进行前述 和其它改变。因此，本发明旨在不限于所描述和示例的具体形式和细节， 而是落入所附权利要求的范围内。
权利要求
1.一种半导体结构，包括材料叠层，其包括具有大于二氧化硅的介电常数的电介质、位于所述电介质之上的金属杂质包含层、以及位于所述金属杂质包含层之上的导电电极，其中在所述金属杂质包含层中包括包含金属的材料和至少一种改变功函数的金属杂质。
2. 根据权利要求l的半导体结构，还包括位于所述电介质之下的界面层。
3. 根据权利要求2的半导体结构，其中所述界面层包括半导体氧化物、 半导体氧氮化物或氮化的半导体氧化物。
4. 根据权利要求2的半导体结构，还包括位于所述界面层之下的半导 体衬底。
5. 根据权利要求l的半导体结构，还包括位于所述电介质之下的半导 体衬底。
6. 根据权利要求l的半导体结构，其中所述电介质是Hf基电介质， 所述Hf基电介质包括氧化铪、硅酸铪、氧氮化铪硅、氧化铪与氧化锆的 混合物，或它们的多层。
7. 根据权利要求l的半导体结构，其中所述包含金属的材料包括金属 氮化物、金属碳化物或金属硅氮化物，其中所述金属选自元素周期表中的 IVB或VB族。
8. 根据权利要求l的半导体结构，其中所述包含金属的材料包括TiN 或T謂。
9. 根据权利要求l的半导体结构，其中所述至少一种改变功函数的金 属杂质用于改变n型栅极叠层。
10. 才艮据权利要求9的半导体结构，其中所述至少一种改变功函数的 金属杂质包括选自元素周期表中的IIIB族的元素、选自元素周期表中的 IVB族的元素、选自元素周期表中的VB族的元素或者选自镧系的元素。
11. 根据权利要求1的半导体结构，其中所述至少一种改变功函数的 金属杂质用于改变p型栅极叠层。
12. 根据权利要求ll的半导体结构，其中所述至少一种改变功函数的 金属杂质包括选自元素周期表中的VIB族的元素、选自元素周期表中的 VIIB族的元素或者选自元素周期表中的VIII族的元素。
13. 根据权利要求l的半导体结构，其中所述材料叠层是场效应晶体 管、金属氧化物半导体电容器或者其组合中的组件。
14. 一种半导体结构，包括材料叠层，其包括Hf基电介质、位于所述Hf基电介质之上的金属杂 质包含层以及位于所述金属杂质包含层之上的多晶硅电极，其中所述金属 杂质包含层包括TiN或TiON和至少一种改变功函数的金属杂质。
15. 根据权利要求14的半导体结构，还包括位于所述电介质之下的界 面层。
16. 根据权利要求15的半导体结构，其中所述界面层包括半导体氧化 物、半导体氮化物或半导体氧氮化物。
17. 根据权利要求15的半导体结构，还包括位于所述界面层之下的半 导体村底。
18. 根据权利要求14的半导体结构，还包括位于所述电介质之下的半 导体村底。
19. 根据权利要求14的半导体结构，其中所述Hf基电介质包括氧化 铪、硅酸铪、氧氮化铪硅、氧化铪与氧化锆的混合物，或它们的多层。
20. 根据权利要求14的半导体结构，其中所述金属杂质包含层包括TiN。
21. 根据权利要求14的半导体结构，其中所述金属杂质包含层包括 TiON。
22. 根据权利要求14的半导体结构，其中所述至少一种改变功函数的 金属杂质用于改变n型栅极叠层。
23. 根据权利要求22的半导体结构，其中所述至少一种改变功函数的 金属杂质包括选自元素周期表中的IIIB族的元素、选自元素周期表中的 IVB族的元素、选自元素周期表中的VB族的元素或者选自镧系的元素。
24. 根据权利要求14的半导体结构，其中所述至少一种改变功函数的 金属杂质用于改变p型栅极叠层。
25. 根据权利要求24的半导体结构，其中所述至少一种改变功函数的 金属杂质包括选自元素周期表中的VIB的元素、选自元素周期表中的VIIB 的元素或者选自元素周期表中的VIII族的元素。
26. 根据权利要求14的半导体结构，其中所述材料叠层是场效应晶体 管、金属氧化物半导体电容器或者其组合中的组件。
27. —种改变导电叠层的功函数的方法，包括以下步骤 设置材料叠层，所述材料叠层包括具有大于二氧化硅的介电常数的电介质、位于所述电介质之上的包含金属的材料以及位于所述包含金属的材 料之上的导电电极；以及向所述包含金属的材料中引入至少一种改变功函数的金属杂质，其中 在形成金属杂质包含层期间或者在形成包含所述包含金属的材料的层之后 引入所述至少一种改变功函数的金属杂质。
28. 根据权利要求27的方法，其中所述向所述包含金属的材料中引入 所述至少一种改变功函数的金属杂质包括共沉积所述至少一种改变功函数 的金属杂质和所述包含金属的材料。
29. 根据权利要求28的方法，其中所述共沉积包括濺射或化学气相沉积。
30. 根据权利要求27的方法，其中所述向所述包含金属的材料中引入 所述至少一种改变功函数的金属杂质包括形成所述包含金属的材料的第一 层，在所述第一层上形成包含所述金属杂质的层，以及形成所述包含金属 的材料的第二层。
31. 根据权利要求27的方法，其中所述向所述包含金属的材料中引入 所述至少一种改变功函数的金属杂质包括在所述包含金属的材料之下和/ 或之上形成包含所述金属杂质的材料层，并且对所述材料叠层进行热处理。
全文摘要
提供半导体结构，例如场效应晶体管(FET)和/或金属-氧化物-半导体电容器(MOSCAP)，其中通过向包含金属的材料层中引入金属杂质来改变导电电极叠层的功函数，该包含金属的材料层与导电电极一起存在于电极叠层中。金属杂质的选择取决于电极具有n型功函数还是p型功函数。本发明还提供一种制造该半导体结构的方法。金属杂质的引入可以通过共沉积这样的层而实现，该层包含包含金属的材料和改变功函数的金属材料，形成其中在包含金属的材料的层之间存在金属杂质层的叠层，或者通过在包含金属的材料之上和/或之下形成包括金属杂质的材料层，然后加热该结构以将金属杂质引入包含金属的材料中而实现。
文档编号H01L21/336GK101361173SQ200780001799
公开日2009年2月4日 申请日期2007年1月3日 优先权日2006年1月20日
发明者B·B·多里斯, K·孔洪翁, M·P·胡齐克, R·詹米, S·古哈, V·K·帕鲁许里, V·纳拉亚南, Y·Y·王 申请人:国际商业机器公司