专利名称：半导体器件及其设计方法
技术领域：
本发明大体涉及半导体器件的设计。更具体地，本发明涉及一种半导体器件中布线的设计，其中所述半导体器件具有包括通孔(via)连接的多层布 线结构。
背景技术：
当高密度电流流经具有多层布线结构的半导体器件中所包含的精细布 线时，电子的移动干扰了构成布线的原子(例如铜原子或铝原子)的排列， 从而导致金属原子的扩散或迁移。这种现象被称为电迁移(EM)。电迁移 使布线中形成孔隙(void)，导致电流密度和温度的进一步增加。结果，加 速了孔隙的形成，从而最终导致布线的断开。因此，己经考虑通孔数目的增加与流经布线的电流量的增大成比例。更 具体地，为了抑制电迁移现象，负载有大量电流的宽布线或厚布线的互连被 设计为具有许多通孔，从而降低通过每个通孔的电流量。例如，如图1A和图1B所示，单连接通孔用于连接彼此平行或垂直的窄 布线M1L和M3L。另一方面，如图1C所示，在布线宽度方向(W)和布线 长度方向(L)上都增加通孔数目，以连接宽或厚的平行布线。如图1D所示， 当宽或厚的布线M1L和M3L相互垂直时，通孔数目可以进一步增加。流经布线的电流的电流密度随着半导体器件小型化程度的提高而增大。 因此，对于同样的电流量和同样的布线宽度，允许的通孔数目也趋向于增大。 通孔数目的增大易于使所提供通孔的直径增大，进而使相邻布线之间的边界 减小，从而非所期望地使层容易脱落。为了防止层间绝缘膜脱落或者防止大规模集成电路(LSI)的损坏，提 出一种方法，其中通过使所提供触点之间的间隔宽于在制造工艺中所确定的 触点之间的间隔，来减小单位面积(perarea)内的电触点数目(参见例如曰 本特开专利公开No. 2004-158846)。这种方法允许在布线宽度方向和布线长度方向上都减小触点数目。但是，由于近来可用的半导体器件具有更大的容许电流值，因此仅仅减小单位面积内触点数目的这种方法(例如日本特开专利公开No.2004-158846 中公开的方法)不能确保抗EM性(EM resistance)。此外，日本特开专利 公开No.2004-158846中公开的方法没有考虑到龟流的方向。考虑到EM很可能发生于在电流聚集的端部排列成线的通孔处，例如图 1C和图1D所示在左端或右端排列的五个通孔处，因此提出了一种在具有通 孔矩阵的层间连接中将通孔沿布线排列成线的结构(参见例如日本特开平专 利公开No. 3-42856)。在这种方法中，虽然将通孔排列成线而与布线平行， 但是为了确保与流过的电流量相对应的通孔数目，因此不减小位于上层和下 层的用于连接布线的通孔数目。结果，由于通孔占用面积没有变化，因此仍 然存在诸如相邻布线之间的边界减小、绝缘膜脱落以及电子束光刻(electron beam lithography)的通过量(throughput)减小之类的缺陷。发明内容根据本发明的一个方案，提供一种半导体器件的设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括确定与通 孔列数目的变化相对应的所述半导体器件的第一寿命变化率；确定与通孔行 数目的变化相对应的所述半导体器件的第二寿命变化率；根据基于所述第一 寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及将所 述通孔行数目至少增加1。
图1A至图ID为通常位于多层布线内的通孔矩阵的示意图及其横截面。 图2A和图2B为描述本发明原理的示意图。图3为以比较的方式示出根据本发明实施例的通孔矩阵和根据现有技术方法的通孔矩阵的表格。图4A至图4D为采用图3所示通孔矩阵的布线设计的示意图。 图5A至图5C为用于描述根据本发明第一和第二实施例的布线结构的优点的示意图。图6A至图6F为示出根据本发明第三实施例的通孔矩阵的示意图，其中设置在上层和下层上的宽度和厚度相同的布线被连接。图7A至图7F为示出根据本发明第三实施例的通孔矩阵的示意图，其中 设置在上层和下层上的宽度和厚度不同的布线被连接。
具体实施方式
下面将参考
本发明的优选实施例。图2A至图2B为用于描述根据本发明实施例的布线设计方法原理的图 表。更具体地，图2A示出与多层布线中组成通孔矩阵的通孔列数目的变化 相对应的布线寿命的变化；而图2B示出与多层布线中通孔行数目的变化相 对应的布线寿命的变化。这里，通孔列数目和通孔行数目分别对应于在布线 宽度方向排列的通孔数目和在布线长度方向排列的通孔数目。参考图2A，布线寿命"t"与"exp (斜率X通孔列数目)"成比例，并 且满足"toceXp(Se。limnXNc)"的关系。这里，Nc表示通孔列数目，而S油mn 表示变化率或斜率。在图2A中，Sc。u^等于0.14。参考图2B，布线寿命"t"与"exp (斜率X通孔行数目)"成比例，并 且满足"taexp(SlineXNL)"的关系。这里，Nl表示通孔行数目，而S^表示 变化率或斜率。在图2B中，S^等于1.4。图2A和图2B所示的图表表明寿命(即抗EM性)并不是与通孔列数目 的显著减小相对应地大幅縮短，但是通过将通孔行数目增加1，使寿命显著 延长。更具体地，当"N"表示通孔列数目的变化与通孔行数目的变化之间 的比率时(以下简称为比率N)，并假设N=(与通孔行数目的变化相对应的寿命变化的斜率)/ (与通孔列数目 的变化相对应的寿命变化的斜率)—(Sline) / ( Sc。iu證) (1)其中，N为舍弃小数部分所取得的整数。在此情况下，即使通孔列数目 (Nc)减小了 N= (Sline) / (SC0J =10，也可以通过将通孔行数目(NL) 增加1来获得等同的抗EM性。利用这种原理，通过显著地减小通孔列数目以及稍微增加通孔行数目.， 就可以在减小通孔总数目的同时保持或改善抗EM性。虽然通孔总数目可能由于根据计算所得的"N"值或通孔行数目的这种操作而增加，但是通过执 行多次这种操作使得通孔的总数目减小。下面将详细说明利用这种原理的具 体实施例。图3的表格以比较的方式示出在各种宽度下，利用现有布线设计方法获 得的通孔矩阵和利用根据本发明第一和第二实施例的布线设计方法获得的通孔矩阵。在此表格中，根据图2A和图2B所示的实例将比率"N"设定为 等于IO (N=1.4/0.14=10)。对于宽度，表格中示出了当允许排列一个通孔最 小宽度为l (单位宽度)时，宽度等于3、 10、 20、 30和40的情况。此外， 表格中示出了当现有方法中布线的寿命等于1时，在实施例中各个宽度下寿 命的改善系数。在第一实施例中，根据图2A和图2B中所示的原理，基于比率"N"减 小位于不同层的通孔矩阵连接布线中的通孔列数目。此时，将通孔行数目至 少增加1。在实例的减小方法中，在待处理的通孔列数目为15的情况下，通过从通 孔列数目中减去比率"N"所得的值被设定为通孔列数目。如果待处理的通 孔列数目不大于比率"N"，则将通孔列数目设定为1。在第二实施例中，不管宽度如何，都通过重复根据第一实施例的方法， 而将通孔列数目最终设定为1。此时，在每一次重复上述方法时，都将通孔 行数目增加l。即，每次通孔行数目增加l，通孔列数目减小"N"，上述方 法一直被重复直到通孔列数目被设定为1。图4A至图4D为基于图3所示通孔矩阵的布线设计的示意图。参见图4A， 在宽度等于3 (W=3)的情况下，现有方法采用2行X2列通孔矩阵。而使 用根据第一实施例的方法，由于待处理的通孔列数目等于2并且小于比率 "N"=10，因此通孔列数目被减小为1，而通孔行数目被增加1而设定为3。 结果，获得3行X1列通孔矩阵。尽管通孔总数目减小了 1 ，但是这种通孔矩阵将布线寿命延长了约3.5倍。上述方法同样被应用在图4B所示的宽度等于10的情况下和图4C所示 的宽度等于20的情况下。参见图4B，在现有方法中，布线与2行X5列矩 阵中的10个通孔相连接。基于根据第一实施例的方法，通过在布线长度方 向上的线中排列3个通孔，可以将寿命延长2.32倍。参见图4C，通过排列3行X 1列的通孔矩阵来替代在2行X 10列的矩阵中排列20个通孔，可以将 寿命延长1.15倍。即，尽管通孔数目显著减小了，也可以获得不比现有方法 所提供的差的抗EM性。参见图4D，在现有方法中采用2行X15列通孔矩阵。相反地，根据第 一实施例，通孔列数目被减小了N^0而设定为5歹!i，并且通孔行数目增加 l而被设定为3。结果，获得3行X5列通孔矩阵。虽然图4A至图4D的示 意图中未示出，如图3的表中所示，也可以将上述方法同样地应用于宽度等 于40的情况下。现有方法中采用的2行X20列的通孔矩阵能够减小为3行 X10列的通孔矩阵。与现有方法相比，根据第一实施例的方法在各种情况下 能够将通孔总数目减小为原来的一半或四分之三，并且能够至少保持与使用 现有方法所获得的寿命相同的寿命。如上所述，在第一实施例中，基于比率N-Snne/Sw,减小待处理的通孔 列数目，其中根据布线宽度方向上的寿命变化率与布线长度方向上的寿命变 化率来确定比率N。同时，将通孔行数目增加1。因此，第一实施例能够显著减小与上层和下层的布线相连接的通孔数目，同时保持等同的抗EM性水平。此外，由于第一实施例能够防止通孔矩阵中的通孔密集地排列，因此第 一实施例能够克服诸如层间绝缘膜脱落、电子束光刻的通过量减小以及由于 通孔直径增大而造成设计边界减小之类的缺陷。在宽度等于30 (对应于图4D)和40 (如图3所示)的情况下，即在待 处理的通孔列原始数目大于比率"N"的情况下，可以如同第二实施例那样 重复根据第一实施例的方法。通过重复多次根据第一实施例的操作，可以最 终将通孔列数目减小为1。例如，再次参考图4D，用于增加和减小通孔列数目和通孔行数目的第一 操作提供了 3行X5列通孔矩阵。通过在此状态下执行用于增加和减小通孔 列数目和通孔行数目的第二操作，将通孔列数目减小为1，而将通孔行数目 增加1，从而获得4行X1列通孔矩阵。如上所述，通过将通孔行数目增加1， 足够补偿由于通孔列数目减小所导致的抗EM性的轻微减小。因此，4行X1 列通孔矩阵能够实现的抗EM性是利用已知方法通过2行X 15列通孔寧阵所 提供的抗EM性的两倍或更多倍。类似地，当通孔原始数目等于图3中的20 时，通过执行用于增加和减小得4行X1列通孔矩阵。可能存在这样一种情况由于执行根据第一实施例的操作一次或更多次， 使得通孔总数目减小而布线的寿命与执行用于增加和减小通孔列数目和通 孔行数目的操作之前的寿命一样长，即，存在寿命变化率接近于1.0的情况。 在这种情况下，为了进一步延长寿命，只要通孔矩阵中的通孔总数目在用于 增加和减小通孔列数目和通孔行数目的操作之后不大于操作之前的通孔总 数目，就可以添加仅仅将通孔行数目增加一通孔行或将通孔列数目增加一通孔列的操作。利用这种结构，仅仅通过布线设计即能够改善抗EM性，同时使通孔总数目等于或小于操作前的通孔数目。图5A至图5C示出采用根据第一和第二实施例的通孔矩阵所得到的优 点。在第一和第二实施例中，当通孔矩阵用于连接位于多层布线中的上层和 下层的布线时，由于布线宽度方向上的寿命变化率和布线长度方向上的寿命 变化率之间的差异，因此通孔列数目显著减小，而通孔行数目稍微增加。这 种结构在连接上层和下层的布线时尤其具有优势，所述上层和下层被两层或 更多层分开。例如，如图5A和图5B所示，在第一层M1L和第四层M4L与现有的2 行X5列通孔矩阵相连接的情况下，尺寸相同的通孔矩阵占据第二层M2L和 第三层M3L，从而使第二层和第三层不可用。另一方面，如图5C所示，根据第一和第二实施例的方法通过将通孔列数 目减小"N"列或减小至1列，来有效利用中间层。更具体地，能够在位于 第二层M2L和第三层M3L上的通孔列的两侧都形成另一布线，例如与无源 元件相连接的布线。图6A至图6F以及图7A至图7F示出根据本发明第三实施例的布线设计 方法。更具体地，图6A至图6F示出当位于上层和下层的布线的宽度和厚度 相同时所采用的设计实例。图7A至图7F示出当位于上层和下层的布线的宽 度和厚度不同时所采用的设计实例。在第三实施例中，将通孔排列成线而与从通孔看去位于电子流下游侧 (downstream side)的布线相平行，这是因为电迁移很有可能出现在这个方 向上。根据器件的操作，电子可以在两个方向上流过布线。在这种情况下， 通孔排列为与上层的布线和下层的布线都平行。首先，考虑将位于上层和下层的具有相同厚度和宽度的两个平行布线与 通孔相连接的情况。在图中，箭头代表电子流的方向。如图6A所示，在现有技术中采用2行X5列通孔矩阵。另一方面，在本实施例中，利用通孔列 数目的变化与通孔行数目的变化之间的比率(此后，简称为比率)"N"， 将通孔行数目增加l，而将通孔列数目减小为l，其中比率"N"是基于布线 寿命变化率而确定的，并且将通孔排列为与从通孔看去位于电子流下游侧的 布线平行。如果电子沿任一方向流过，则将通孔排列成线而与图6B所示的 平行布线的长度方向相平行。在斜布线(diagonal wires)的情况下，通孔的排列根据电子流的方向而 不同，如图6C所示。在图6C的左侧图中，由于电子从位于上层的布线流向 位于下层的布线，因此，沿着从通孔看去位于电子流下游侧的布线，即沿着 在水平方向上延伸的位于下层的布线，将通孔排列成线。另一方面，在图6C 的右侧图中，由于电子从位于下层的布线流向位于上层的布线，因此，将通 孔排列成线而与从通孔看去位于电子流下游侧的位于上层的斜布线相平行。在垂直布线(orthogonal wires)的情况下，如图6D所示，将通孔排列为 与从通孔看去位于电子流下游侧的布线平行。在图6D的左侧图中，由于电 子从位于上层的布线流向位于下层的布线，因此沿着在水平方向上延伸的位 于下层的布线，将通孔排列成线。另一方面，在右侧图中，由于电子从位于 下层的布线流向位于上层的布线，因此沿着在垂直方向上延伸的位于上层的 布线，将通孔排列成线。在将布线设置在电子根据操作而沿两个方向流动的部分时，将通孔排列 成线而与图6E中的斜布线和图6F中的垂直布线所示的上层布线和下层布线 都平行。这种结构使得抗EM性维持在更优越的水平，同时减小通孔数目。图7A至图7F示出当连接位于上层和下层的具有不同宽度和/或厚度的布 线时所采用的通孔排列。当连接具有不同宽度(或厚度)的上层和下层布线 时，将通孔排列成线而使其与从通孔看去位于电子流下游侧的布线相平行的 这种结构尤其具有优势。在已知的设计方法中，窄布线的端部被加宽并连接 至较宽布线的端部，从而使整个端部用作通孔矩阵，如图7A所示。相反地，在第一和第二实施例中，由于每次通孔行数目增加1时，通孔 列数目都显著减小，因此能够简化各布线的通孔连接区域的形状。在如图7B所示的平行布线的情况下，由于不管电子流动的方向如何，通 孔都是沿着布线长度方向而排列成线，因此并不必须根据较宽布线而加宽较 窄布线的通孔连接端。在如图7C所示的窄斜布线连接至宽水平布线的情况下，如左侧图中所 示，当电子从斜布线流向水平布线时，将通孔排列成线而与从通孔看去位于 电子流下游侧的水平布线相平行。如右侧图所示，当电子从水平布线流向斜 布线时，将通孔排列成线而与从通孔看去位于电子流下游侧的斜布线相平 行。在如图7D所示的窄垂直布线连接至宽水平布线的情况下，如左侧图所 示，当电子从垂直布线流向水平布线时，将通孔排列成线而与从通孔看去位 于电子流下游侧的水平布线相平行。如右侧图所示，当电子从水平布线流向 垂直布线时，将通孔排列成线而与从通孔看去位于电子流下游侧的垂直布线 相平行。在将布线设置在电子根据操作而沿两个方向流动的部分时，将通孔排列 为使通孔行与上层和下层的布线都平行，并且将至少一个通孔列设置在如图 7E的斜布线和图7F的垂直布线所示的窄布线的延长线上。这种结构允许抗 EM性保持在优选的水平，同时减小通孔数目。如上所述，在各实施例中， 基于与通孔列数目的变化相对应的布线寿命变化率以及基于与通孔行数目 的变化相对应的布线寿命变化率，通孔行数目增加而通孔列数目减小，其中 通孔列数目为布线宽度方向上的通孔数目，通孔行数目为布线长度方向上的 通孔数目，由此减小通孔总数目以及抗EM性。
权利要求
1、一种半导体器件的设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括以下步骤确定与通孔列数目的变化相对应的所述半导体器件的第一寿命变化率；确定与通孔行数目的变化相对应的所述半导体器件的第二寿命变化率；根据基于所述第一寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及将所述通孔行数目至少增加1。
2、 如权利要求1所述的设计方法，其中，所述比率表示为 所述比率"N"=(所述第二寿命变化率)/ (所述第一寿命变化率) 其中，"N"为舍弃小数部分后得到的整数。
3、 如权利要求1所述的设计方法，其中，当所述第一寿命变化率由Se。lumn表示并且所述第二寿命变化率由S^表示时，所述半导体器件的寿命表示为 所述寿命^exp (Se。iumnX所述通孔列数目)，以及所述寿命^exp (S^X所述通孔行数目)。
4、 如权利要求1所述的设计方法，还包括以下步骤 只要通孔总数目不超过在执行增加和减小所述通孔行数目和所述通孔列数目的步骤之前的通孔总数目，就将所述通孔行数目或所述通孔列数目增 加1。
5、 如权利要求1所述的设计方法，其中，.每次所述通孔行数目增加1， 则所述通孔列数目减小"N"。
6、 如权利要求1所述的设计方法，其中，如果通孔列原始数目不大于 "N"，则将所述通孔列数目设定为1。
7、 如权利要求1所述的设计方法，其中，重复增加所述通孔行数目以 及减小所述通孔列数目，以将所述通孔列数目最终减小为1。
8、 如权利要求1所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
9、 如权利要求2所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
10、 如权利要求3所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
11、 如权利要求4所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
12、 如权利要求5所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
13、 如权利要求6所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
14、 如权利要求7所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。
15、 一种半导体器件的设计方法，所述半导体器件包括第一布线和第二 布线以及多个通孔，所述第二布线设置在与设置有所述第一布线的层不同的 层上，并相对于所述第一布线沿倾斜方向或垂直方向延伸，所述设计方法包 括以下步骤沿所述第一布线和所述第二布线的其中之一将所述多个通孔排列成线， 所述第一布线和所述第二布线的所述其中之一相对于所述通孔位于电子流
16、 如权利要求15所述的设计方法，其中如果电子沿两个方向流经所 述第一布线和所述第二布线，则将所述多个通孔沿所述第一布线和所述第二 布线排列成线。
17、 一种半导体器件，包括 第一布线，设置在半导体衬底上；第二布线，设置在与设置有所述第一布线的层不同的层上，并以与所述 第一布线不平行的角度延伸；以及通孔矩阵，包括多个通孔，并连接所述第一布线和所述第二布线，所述 通孔矩阵排列成与所述第一布线和所述第二布线的其中之一相平行的线，所 述第一布线和所述第二布线的所述其中之一相对于所述通孔位于电子流下a
18、如权利要求17所述的半导体器件，其中所述第二布线为相对于所 述第一布线倾斜地延伸的斜布线或沿与所述第一布线垂直的方向延伸的垂直布线。
19、如权利要求18所述的半导体器件，其中当电子沿两个方向流经所 述第一布线和所述第二布线时，排列成线的所述多个通孔中的至少一个通孔 排列为平行于所述第一布线和所述第二布线的其中之一，而所述多个通孔中 的其它通孔排列为平行于所述第一布线和所述第二布线中的另一布线。
全文摘要
一种半导体器件及其设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括确定与通孔列数目的变化相对应的所述半导体器件的第一寿命变化率；确定与通孔行数目的变化相对应的所述半导体器件的第二寿命变化率；根据基于所述第一寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及将所述通孔行数目至少增加1。
文档编号H01L23/522GK101221942SQ20081000267
公开日2008年7月16日 申请日期2008年1月14日 优先权日2007年1月12日
发明者佐藤元伸 申请人:富士通株式会社