专利名称：集成电路及其形成方法、静电放电保护电路的制作方法
技术领域：
本发明涉及一种集成电路的布局，尤指一种可节省布局面积的集成电路 及其形成方法以及一种静电放电保护电路。
背景技术：
随着半导体集成电路元件的尺寸持续缩小，在深亚微米(deep submicron) 的互补式金属氧化物半导体晶体管(CMOS)的制造技术中，不仅沟道长度 (channel length)需要被缩短，栅极氧化层(gate oxide layer)必需更薄，结深度 (junction depth)变浅、同时阱(well)的注入浓度(dopant concentration)也必需朝L 调高。但是上述的工艺却往往使得集成电路更容易遭受静电放电(ESD)的损 害，因此芯片中必需加入更有效的ESD保护电路，来释放ESD电流，以保 护集成电路免于ESD的损害，换言之，即增加集成电路的ESD耐受能力。 欲制作出有效的ESD保护电路，首先必需将适合的ESD保护电路，设计在 集成电路中。其次，通过增加ESD保护电^各的面积，以增加释放ESD电流 的路径，也是一种直接而有效的方法。然而，在增加ESD保护电^各的面积 时，却必需考量到不可占用太多的芯片面积(chiparea),否则将会违背尽量缩 小芯片尺寸的原则。
请参考图1，图1为先前技术的ESD保护电路的示意图。ESD保护电路 10包含P型金属氧化物半导体(PMOS)场效晶体管12、电阻14及电容16。 电阻14耦接于晶体管12的栅极与源极之间，电容16耦接于晶体管12的栅 极与漏极之间，电阻14及电容16形成电阻电容网络(RC network)。晶体管 12的源极耦接于电源端，晶体管12的漏极耦接于接地端。当有静电波形发 生在该电源端时，由于该电阻电容网络会使信号产生延迟效应，因此节点 VI的电压上升的速度会较该电源端慢，因此在节点VI与该电源端形成电位 差，此时，相同的电位差出现在晶体管12与该电源端之间。当此电位差大 于晶体管12的阈值电压(threshold voltage)时，晶体管12即会导通。因此ESD 保护电路IO便可提供ESD电流路径，以免静电放电时电流流入内部电路而造成损伤。此外，也可以利用N型金属氧化物半导体(NMOS)晶体管来组成 ESD保护电路，其操作方式与PMOS晶体管组成的ESD保护电路类似。
请参考图2及图3，图2为图1的ESD保护电路的布局(layout)的第 一先前案例的示意图，图3为图2的ESD保护电路的布局的第二先前案例 的示意图。如图2所示，晶体管12通过设置第一多晶硅层24于扩散层22 上所形成，电容14通过设置第二多晶硅层26于第一多晶硅层24上所形成， 电阻16通过第二多晶硅层26所形成。根据半导体工艺，扩散层22、第一多 晶硅层24及第二多晶硅层26皆为传导层，各传导层之间由氧化层所隔绝， 因此各传导层需通过接触窗28来连接。此外，ESD保护电路10的周围通常 会有拾取环(pickup ring )，拾取环是利用扩散层22形成。由于ESD保护电 路10需要释放较大的电流，可通过多条第一多晶硅层24来形成晶体管12， 再通过金属层(图未示)来连接每一条第一多晶硅层24。在图2中，晶体管 12由二条第一多晶硅层24所形成，此外电阻14及电容16则需要配置于另 一个空间，因此利用拾取环围出二个区域， 一个区域用来配置晶体管12,另 一个区域则用来配置电阻14及电容16。在图3中，晶体管12则是由八条第 一多晶硅层24所形成，同样地，利用拾取环围出二个区域， 一个区域用来 配置晶体管12,另一个区域则用来配置电阻14及电容16。
综上所述，当集成电路产品的工艺尺寸逐渐缩小时，却也使得集成电路 更容易遭受ESD的损害。欲增加集成电路产品的ESD耐受能力，加大ESD 保护电路的面积是一种简单且直接的方法，但却往往又会导致布局面积增大 的结果，严重降低集成度(integration)。
发明内容
因此，本发明的一目的在于提供一种可节省布局面积的集成电路及其形 成方法，以解决上述的问题。
本发明提供一种形成可节省布局面积的集成电路的方法，包含设置第 一多晶硅层于扩散层的上方，以形成晶体管；设置第二多晶硅层于该第一多 晶硅层的上方，以形成电容；及将该第二多晶硅层设置于该扩散层的上方， 以形成电阻。
本发明另提供一种可节省布局面积的集成电路，包含扩散层；第一多 晶硅层，设置于该扩散层的上方，以形成晶体管；及第二多晶硅层，包含第一区段，设置于该第一多晶硅层的上方，以形成电容；及第二区段，设置 于该扩散层的上方，以形成电阻。
本发明另提供一种可节省布局面积的静电放电保护电路，包含晶体管， 通过设置第一多晶硅层于扩散层的上方所形成；电容，耦接于该晶体管的栅 极与漏极之间，该电容通过设置第二多晶硅层于该第一多晶硅层的上方所形 成；及电阻，耦接于该晶体管的栅极与源极之间，该电阻通过设置该第二多 晶硅层于该扩散层的上方所形成。
图1为先前技术的ESD保护电路的示意图。
图2为图1的ESD保护电路的布局的第一实施例的示意图。
图3为图1的ESD保护电路的布局的第二实施例的示意图。
图4为本发明的ESD保护电路的布局的第一实施例的示意图
图5为本发明的ESD保护电路的布局的第二实施例的示意图
附图标记说明
10 ESD保护电路
14 电阻
22 扩散层
26 第二多晶硅层
261 第一区段
12 16 24 28 262
^体管
曰曰
电容
第一多晶硅层
接触窗
第二区段
具体实施例方式
对于具有晶体管、电容及电阻的集成电路，本发明利用晶体管的布局 (layout)空间，加入电容及电阻的布局，因此可节省集成电路的布局面积。 在本发明的实施例中，以静电放电(ESD)保护电路来作说明，然而，本发 明亦适用于包含晶体管、电容及电阻的集成电路。根据本发明的方法，首先， 设置第一多晶硅层于扩散层的上方，以形成晶体管。其次，设置第二多晶硅 层于该第一多晶硅层的上方，以形成电容，也就是利用该晶体管的栅极的布 局空间形成该电容。最后，将该第二多晶硅层设置于该扩散层的上方，以形 成电阻，也就是利用该晶体管的有源区(active region)的布局空间形成该电 阻。因此，本发明的集成电路包含该扩散层、该第一多晶硅层及该第二多晶
6硅层，其中，该第一多晶硅层设置于该扩散层的上方形成该晶体管，该第二 多晶硅层包含第一区段及第二区段，该第二多晶硅层的第一区段设置于该第 一多晶硅层的上方形成该电容，该第二多晶硅层的第二区段设置于该扩散层 的上方形成该电阻。
请参考图4,图4为本发明的ESD保护电路的布局的第一实施例的示意 图。图4的等效电路图如图1所示。晶体管12通过设置第一多晶硅层24于 扩散层22的上方所形成。电容14耦接于晶体管12的4册极与漏极之间，通 过设置第二多晶硅层26于第一多晶硅层24的上方所形成。电阻16耦接于 晶体管12的栅极与源极之间，通过设置第二多晶硅层24于扩散层22的上 方所形成。根据半导体工艺，扩散层22、第一多晶硅层24及第二多晶硅层 26皆为传导层，各传导层之间由氧化层所隔绝，因此各传导层需通过接触窗 28来连接。此外，ESD保护电路10的周围通常会有拾取环(pickup ring), 拾取环是利用扩散层22形成。由于ESD保护电路10需要释放较大的电流， 可通过多条第一多晶硅层24来形成晶体管12，再通过金属层(图未示)来 连接每一条第一多晶硅层24。在本实施例中，晶体管12由二条第一多晶硅 层24所形成。第二多晶硅层26包含第一区段261及第二区段262，第二多 晶硅层26的第一区段261用来形成电容16,第二多晶硅26的第二区段262 用来形成电阻14。为了加增电容16的电容值，第一多晶硅层24设置于扩散 层22的上方并且延伸至扩散层22与拾取环之间的区域，而第二多晶硅26 的第一区段261则覆盖全部的第一多晶硅层24。如此，可产生电容16的电 容值为970.64pF,可产生电阻14的电阻值为2544Q。
在双多晶硅层的半导体工艺中，第一多晶硅层24与第二多晶硅层26形 成上下极板关系即成为电容16，所以将电容16设置于晶体管12的栅极上方。 此外，由于ESD保护电路10具有拾取环，而且拾取环与晶体管12的有源 区之间的距离比多晶硅层的最小宽度还大，所以可以利用拾取环与晶体管的 有源区之间的区域来增加电容16的电容值，而不会影响晶体管l2的特性。 再者，通常ESD保护电路10的晶体管12的漏极与栅极之间的距离较大， 因此利用这个空间来设置电阻14的布局。为了说明本发明可节省布局面积 的特点，对于图1的ESD保护电路10,比较图2先前技术的布局及图4本 发明的布局的大小。在图2及图4中，晶体管12同样利用二条第一多晶硅 层24来形成晶体管12,图2的布局面积为71.55fm^23^in^l645.65iim2,图4的布局面积为43.9^im*31.9(xm=1400.41^im2，因此，图4的布局较图2的布 局节省了 14.90%的空间。
请参考图5，图5为本发明的ESD保护电路的布局的第二实施例的示意 图。在本实施例中，晶体管12由八条第一多晶硅层24所形成，第二多晶硅 层26的第一区段261用来形成电容16，第二多晶硅26的第二区段262用来 形成电阻14。对于图1的ESD保护电路10,比较图3先前技术的布局及图 5本发明的布局的大小。在图3及图5中，晶体管12同样利用八条第一多晶 硅层24来形成晶体管12,图3的布局面积为69.0(im*61.7|am=4257.30^im2， 图5的布局面积为77.9^im*44.3(im=3450.97(im2，因此，图5的布局4交图3 的布局节省了 18.93%的空间。
综上所述，本发明利用晶体管的布局空间，加入电容及电阻的布局，因 此可节省集成电路的布局面积。以ESD保护电路为例，ESD保护电路包含 晶体管、电容及电阻，利用该晶体管的4册极的布局空间形成该电容，并利用 该晶体管的有源区的布局空间形成该电阻。因此，根据本发明，集成电路包 含扩散层、第一多晶硅层及第二多晶硅层。该第一多晶硅层设置于该扩散层 的上方形成晶体管，该第二多晶硅层包含第一区段及第二区段，该第二多晶 硅层的第一区段设置于该第一多晶硅层的上方形成电容，该第二多晶硅层的 第二区段设置于该扩散层的上方形成电阻。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种形成可节省布局面积的集成电路的方法，包含设置第一多晶硅层于扩散层的上方，以形成晶体管；设置第二多晶硅层于该第一多晶硅层的上方，以形成电容；及将该第二多晶硅层设置于该扩散层的上方，以形成电阻。
2. 如权利要求1所述的方法，另包含 设置拾取环于该扩散层的周围；将该第一多晶硅层延伸至该扩散层与该拾取环之间的区域；及 将该第二多晶硅层覆盖全部的该第一多晶硅层，以增加该电容的电容值。
3. 如权利要求1所述的方法，另包含 将该电容耦接于该晶体管的栅极与漏极之间；及将该电阻耦接于该晶体管的栅极与源极之间以形成静电放电保护电路。
4. 如权利要求1所述的方法，其中设置该第二多晶硅层于该第一多晶硅 层的上方，以形成该电容为设置该第二多晶硅层于形成该晶体管的栅极的该 第一多晶硅层的上方，以形成该电容。
5. 如权利要求1所述的方法，其中将该第二多晶硅层设置于该扩散层的 上方，以形成该电阻为将该第二多晶硅层设置于形成该晶体管的有源区的该 扩散层的上方，以形成该电阻。
6. —种可节省布局面积的集成电路，包含 扩散层；第一多晶硅层，设置于该扩散层的上方，以形成晶体管；及 第二多晶硅层，包含第一区段，设置于该第一多晶硅层的上方，以形成电容；及 第二区段，设置于该扩散层的上方，以形成电阻。
7. 如权利要求6所述的集成电路，另包含 拾取环，设置于该扩散层的周围。
8. 如权利要求7所述的集成电路，其中该第一多晶硅层设置于该扩散层 的上方并且延伸至该扩散层与该拾取环之间的区域。
9. 如权利要求8所述的集成电路，其中该第二多晶硅的第一区段设置于该第一多晶硅层的上方并且覆盖全部的该第一多晶硅层。
10. 如权利要求6所述的集成电路，其中该电容耦接于该晶体管的栅极与 漏极之间，该电阻耦接于该晶体管的栅极与源极之间，该集成电路为静电放 电保护电路。
11. 如权利要求6所述的集成电路，其中该第二多晶硅层的第一区段设置 于该晶体管的栅极的区域。
12. 如权利要求6所述的集成电路，其中该第二多晶硅层的第二区段设置 于该晶体管的有源区的区域。
13. —种可节省布局面积的静电放电保护电路，包含 晶体管，通过设置第一多晶硅层于扩散层的上方所形成；电容，耦接于该晶体管的栅极与漏极之间，该电容通过设置第二多晶硅 层于该第一多晶硅层的上方所形成；及电阻，耦接于该晶体管的栅极与源极之间，该电阻通过设置该第二多晶 硅层于该扩散层的上方所形成。
14. 如权利要求13所述的静电放电保护电路，另包含 拾取环，设置于该晶体管的扩散层的周围。
15. 如权利要求13所述的静电放电保护电路，其中该电容的第二多晶硅 层及第一多晶硅层延伸至该晶体管的扩散层与该拾取环之间的区域。
16. 如权利要求13所述的静电放电保护电路，其中该电容设置于该晶体 管的栅极的区域。
17. 如权利要求13所述的静电放电保护电路，其中该电阻设置于该晶体 管的有源区的区域。
全文摘要
本发明公开了一种可节省布局面积的集成电路及其形成方法。该集成电路包含扩散层、第一多晶硅层及第二多晶硅层。该第一多晶硅层设置于该扩散层的上方形成晶体管，该第二多晶硅层包含第一区段及第二区段，该第二多晶硅层的第一区段设置于该第一多晶硅层的上方形成电容，该第二多晶硅层的第二区段设置于该扩散层的上方形成电阻。本发明还公开了一种可节省布局面积的静电放电保护电路。
文档编号H01L21/82GK101494194SQ200810008549
公开日2009年7月29日 申请日期2008年1月23日 优先权日2008年1月23日
发明者李彦枏, 江雪莉 申请人:联咏科技股份有限公司