专利名称：高k电介质金属栅器件结构及其形成方法
技术领域：
本发明通常涉及一种半导体器件及其形成方法。更具体而言，本发明涉及 一种用于在半导体衬底上形成独特的NMOS和PMOS高k栅电介质/金属栅器 件的结构和方法。
背景技术：
在迅速发展的半导体器件制造领域中，高k栅电介质材料，即具有大于大 约3.9的k值的电介质常量的栅电介质材料是一个热点，因为它会产生更小的 等效氧化层厚度(EOT)，从而制造出更快的晶体管器件。将各种高k栅电介 质材料组合到半导体器件制造中的方法有很多，而每个都有其缺点。高k栅电 介质材料的选择和形成必需与用于形成晶体管栅的其它材料的处理要求相匹 配。另一个因素是NMOS和PMOS栅结构在不同条件下工作并且每种栅结构 都由与各自的NMOS或PMOS晶体管的器件要求相匹配的特定的相关材料形 成，每个栅结构都利于在低阈值电压Vt下工作。这样，就越来越难适应在同 一半导体衬底上形成NMOS和PMOS器件的独特的高k栅电介质以及越来越 难将它们都集成到一个提供并且使用用于形成PMOS和NMOS晶体管的各自 的栅结构的其它材料的制造工艺中。生产均包含高k栅电介质并且其每个都是 由具有适当低的Vt的不同材料形成的NMOS和PMOS晶体管是非常有挑战 的。
在Chau的美国专利No. 5，763，922中描述了 一种制造具有由高k栅电介质 材料形成的NMOS和PMOS晶体管的半导体器件的技术，其提供了一种在栅 电介质-衬底界面处富氮的NMOS栅电介质，而在栅电介质-衬底界面处较 少富氮的PMOS栅电介质。在Visokay的美国专利No. 6，893，924中提供了 一 种使用低逸出功金属氮化物层和高逸出功金属氮化物层的不同组合形成的 PMOS和NMOS晶体管。在Wang等人的美国专利No. 7,229,893中教导了将各种掺杂杂质$I入栅电介质中以形成其非晶部分。然而美国专利No. 7,229,893 的一个缺陷在于在高k栅电介质中引入摻杂杂质将导致很难通过蚀刻来去除 ^"电介质材料。
很希望通过使用一种经济的工艺操作来生产分别具有适当的低阈值电压 的NMOS和PMOS金属栅/高k电介质晶体管。
发明内容
为了说明本发明的目的和要求，本发明提供了一种用于形成高k金属栅器 件的结构和工艺，包括处理过的高k栅电介质材料以获得低Vt的NMOS晶体 管，以及具有未处理的高k栅电介质材料和在高k栅电介质材料和金属栅之间 的逸出功控制层的结构，以获得PMOS晶体管的适当的低Vt。
根据本发明的一个方面，提供了一种用于形成半导体器件的方法。所述方 法包括，提供一种具有PMOS区域和NMOS区域的半导体衬底；在所述半导 体衬底上的PMOS和NMOS区域中形成高k栅电介质；以及在所述PMOS区 域中形成栅结构以及在所述NMOS区域中形成栅结构。所述方法包括在所述 PMOS区域中形成PMOS栅结构，所述PMOS栅结构至少包括所述高k栅电 介质，在所述高k栅电介质上的逸出功控制层以及在所述逸出功控制层上的第 一金属层。所述方法还包括在所述NMOS区域中形成NMOS栅结构，所述 NMOS栅结构不包括所述逸出功控制层和所述第一金属层。所述NMOS栅结 构包括具有至少一种掺杂杂质的所述高k栅电介质以及在所述高k栅电介质上 的第二金属层。在所述PMOS区域中的所述高k栅电介质不具有所述至少一 种掺杂杂质。所述掺杂杂质包括La、 Dy、 N和Sc之一。
根据本发明的另一个方面，提供了一种形成半导体器件的方法，包括提供 一种具有PMOS区域和NMOS区域的半导体衬底；在所述半导体衬底上的 PMOS和NMOS区域中形成高k栅电介质；在所述PMOS和NMOS区域中的 所述高k栅电介质上形成逸出功控制层；以及在所述逸出功控制层上形成第一 金属层。所述方法还包括通过暴露在所述NMOS区域的所述高k栅电介质， 来从所述NMOS区域去除所述第一金属层和所述逸出功控制层；对所述半导 体器件进行等离子体处理以便使掺杂杂质仅透过所述NMOS区域中的所述高k栅电介质。在所述半导体衬底的PMOS区域和所述NMOS区域上形成第二 金属层。所述摻杂杂质可以是La、 Dy、 N和Sc之一。
根据本发明的又一个方面，提供了一种半导体器件，包括形成在半导体衬 底上的NMOS晶体管栅和PMOS晶体管栅。所述NMOS晶体管栅包括注入了 杂质的高k栅电介质，和N金属层。所述PMOS晶体管栅包括所述高k栅电 介质，在所述高k栅电介质上形成的逸出功控制层，在所述逸出功控制层上形 成的P金属层，并且所述N金属层覆盖在所述P金属层上。所述PMOS晶体 管的所述高k栅电介质基本上不含所述掺杂杂质杂质。所述杂质是La、 Dy、 N和Sc之一。
结合附随的附图通过下文的具体实施方式
将会更清楚地理解本发明。应该 强调的是，根据一般的实施，附图的各种特征不必是按规定的比例。相反，为 了清楚起见，各种特征的尺寸被任意地放大或缩小了 。在整个说明书和附图中， 相似的附图标记代表相似的特征。
图1-4示出了根据本发明一个方面的示例处理操作序列的横截面图。图 4示出了根据本发明的实施例的在半导体衬底上形成的示例PMOS和NMOS 栅结构。
具体实施例方式
本发明提供了一种使用经济的掩模共用在同一半导体衬底上形成独特的 PMOS和NMOS晶体管的方法和结构。PMOS和NMOS晶体管具有独特的高 k栅电介质并且本发明还包括一系列处理工艺能够产生期望的高k栅电介质而 不需要蚀刻和去除常用的但却不容易被蚀刻的La203高k栅电介质。本发明为 NMOS和PMOS器件提供了所期望的带边沿、BE、有效逸出功、EWF。每个 EWF可为NMOS和PMOS结构进行单独控制以便适当地提供与所需的高或低 的Vt。为PMOS和NMOS器件性能改进了 IDSAT。
现在参考图1 ，图1示出了包括PMOS区域3和NMOS区域5的半导体 衬底1 。 PMOS区域3包括形成在半导体衬底1中的N阱7并且NMOS区域5包括形成在半导体衬底1中的P阱9。任何传统的半导体村底例如Si都可以 使用。在示出的实施例中，PMOS区域3和NMOS区域5被可选的浅沟槽隔 离，STI结构11隔离开来。栅电介质包括可选氧化层13和高k栅电介质15。 可选氧化层13可以具有任何适当的厚度并且在一个实施例中可以是Si02。高 k栅电介质15可以使用半导体制造行业中公知的各种适当的工艺来形成并且 在优选实施例中高k栅电介质15可以是Hf02,但是也可以是HfSiO， HfZrO， HfLaO， SiON或者Si02或者其他适当的高l^册电介质材料。可以使用各种厚 度。逸出功控制层17形成于高k栅电介质15之上。逸出功控制层17的厚度 的变化有助于确定逸出功控制。根据本发明的一个实施例，逸出功控制层17 可以包括1 -50埃范围的厚度，但是在其他实施例中可以使用其他的厚度。在 一个实施例中逸出功控制层17可以是A1203，而在其他的实施例中，逸出功 控制层17也可以是Ga203或者ln203或者在半导体领域公知的其他适当的逸出 功控制材料。用于逸出功控制层17的材料的选择应与高k栅电介质15相匹配， 随后将会说明形成的金属材料。
第一金属层19形成于逸出功控制层17之上并具有适当的厚度。在一个实 施例中，第一金属层19可以由TaC形成。在另一实施例中，第一金属层19 可以是TaCMoO。在其他的实施例中，第一金属层19可以由MoN、 TiN、 WN、 TaCNO、 MoO、 Pt、 Ir、 Ru或各种金属硅化物形成。在又一具体实施例 中，适于作为P型器件的金属栅的各种其他金属，即P金属也可以被使用。 在示出的实施例中，可选第二金属层21形成于第一金属层19之上。第二金属 层21可以由TaC、 MoN、 TiN、 TaN、 Yd、 HfN、 HfC或各种金属石圭化物形成。 在又一具体实施例中，适于作为N型器件的金属栅的各种其他金属，即N金 属也可以被用于第二金属层21。而后，根据传统的方法，所述结构使用构图 光刻胶膜23来构图，所述构图光刻胶膜23形成于所述第二金属层21的上表 面25之上。根据不包含可选第二金属层21的实施例，构图光刻胶层23可以 直接形成于第一金属层19的上表面27之上。
利用适当构图的光刻胶层23,使用一系列传统的蚀刻工艺来成功地从 NMOS区域5中去除第二金属层21、第一金属层19以及逸出功控制层17, 同时使这些膜在PMOS区域3中保持完好。这样制造的结构如图2所示。在图2所示的构图结构上进行由箭头33所示的等离子体处理操作。等离子体处 理用来选择性地处理在NMOS区域5中的高k栅电介质15的暴露部分。等离 子体处理将掺杂杂质引入NMOS区域5的高k栅电介质材料中。逸出功控制 层17、第一金属层19和可选第二金属层21阻止通过等离子体处理将掺杂杂 质引入PMOS区域3的高k栅电介质部分。在另一实施例中，构图光刻胶层 23也可以在等离子体处理操作中保持完好。根据本发明的一个实施例，DPN (去耦合等离子体氮化)处理可以用于透过暴露表面35向NMOS区域5中的 高k栅电介质15引入氮，由此将氮掺杂杂质注入高k栅电介质15。在另一实 施例中，DPLa处理可以用于仅将La混入NMOS区域5中的高k栅电介质15。 根据另一实施例，其它摻杂杂质例如镝、Dy、或钪、Sc，可以是通过选择等 离子体处理混入NMOS区域5中的高k栅电介质材料15的掺杂杂质。在等离 子处理工艺之后，被处理的NMOS区域5中的高k栅电介质材料15被注入了 掺杂杂质，而PMOS区域3中的高k栅电介质15的部分基本上不含掺杂杂质。 图3示出了在图2示出的结构上进^f亍进一步的处理之后产生的结构。在图 3中，附加金属层39形成于NMOS区域5中的高k栅电介质15的暴露界面 35 (如图2所示)和PMOS区域3中的第二金属层21之上。在一个具有第二 金属层21的优选实施例中，附加金属层39可以由与第二金属层21相同的材 料形成。根据不具有第二金属层21的实施例，附加金属层39可以由上述第二 金属层21的材料形成。在另一实施例中，附加金属层39可以是通常作为N 型金属层栅材料使用的金属并且可以不同于第二金属层21。在附加金属层39 之上形成有多晶硅层41。
传统的构图和蚀刻技术和传统的间隔形成技术可被用于制造图3所示的 结构的NMOS和PMOS晶体管4册。图4示出了 NMOS和PMOS晶体管栅的 实例。
参考图4，在PMOS区域3中形成有PMOS晶体管4册结构45并且在NMOS 区域5中形成有NMOS晶体管栅结构47。每个晶体管栅结构包括多晶硅膜41 的部分作为栅电极的部分。PMOS晶体管栅结构45包括附加金属层39和第二 金属层21的部分，优选地它们可能是相同的、第一金属层19的部分，逸出功 控制层17的部分，以及基本上不含掺杂杂质的高k栅电介质材料15的部分。还包含可选氧化层13。 NMOS晶体管栅结构47包括附加金属层39和被注入 掺杂物材料的栅电介质材料15，所述掺杂物材料是至少La， Sc, Dy和N其 中之一。同时示出了可选氧化层13。仅作为一个实例，每个PMOS晶体管栅 结构45和NMOS晶体管栅结构47还包括包含外部氮部分51和内部氮部分 53双材料间隔，其他间隔配置和材料可以用于其他的实例中。
上面仅仅说明了本发明的原理。应该知道，虽然没有直接在此描述或者示 出，本领域的普通技术人员能够作出体现本发明原理并且包含在本发明精神和 范围之内的各种安排。此外，在此描述的所有实例以及受条件限制的语言主要
这一领域的概念，以及并不限于这些特定描述的实例和条件。此外，描述本发 明的原理、方面、和实施例及其特定实例的所有的陈述意在包括其结构的和功 能的等同物。此外，这些等同物意在包括当前已知的等同物和将来开发的等同 物，即不管结构如何，所开发的任何执行相同功能的元件。
实例实施例的描述应与附随的、作为整个说明书的一部分的附图 一起阅 读。在说明书中，有关术语例如"低于"、"高于"、"水平"、"垂直"、"之上"、 "之下"、"上"、"下"、"顶"、"底"及其派生词(例如，"垂直地"、"向下"、 "向上"等)应被解释为指代所描述的或者所涉附图的方向。这些有关术语只 是为了解释方便，所述结构不需要以特定的方向来构造或者工作。有关附加、 耦合等的术语，例如"连接，，和"互联，，指代结构之间直接或者通过中间结构 间接相连，以及活动地或者固定地附加或者连接，除非明确地有相反的描述。
虽然已经根据实例实施例描述了本发明，但是本发明不限于此。附随的权 利要求应被解释为更宽，包括在不背离本发明的等同物的范围的前提下，本领 域的技术人员对本发明做出的其他各种改变和实施例。
权利要求
1、一种形成半导体器件的方法，包括提供一种具有PMOS区域和NMOS区域的半导体衬底；在所述半导体衬底上的PMOS和NMOS区域上形成高k栅电介质；以及在所述PMOS区域中形成栅结构以及在所述NMOS区域中形成栅结构，该步骤包括在所述PMOS区域中形成PMOS栅结构，该PMOS栅结构至少包括所述高k栅电介质，在所述高k栅电介质上的逸出功控制层以及在该逸出功控制层上的第一金属层，以及在所述NMOS区域中形成NMOS栅结构，该NMOS栅结构不包括所述逸出功控制层和所述第一金属层，并且所述NMOS栅结构包括具有至少一种掺杂杂质的所述高k栅电介质以及在所述高k栅电介质上的第二金属层，在所述PMOS区域中的所述高k栅电介质不具有所述至少一种掺杂杂质。
2、 根据权利要求1所述的方法，其中所述PMOS栅结构还包括在所述第 一金属层上形成的所述第二金属层。
3、 根据权利要求2所述的方法，还包括在所述PMOS区域和所述NMOS区域中的所述第二金属层上形成多晶硅 膜；以及其中，所述形成PMOS栅结构和所述形成NMOS栅结构的步骤包括在所 述形成多晶硅膜之后对所述PMOS栅结构和所述NMOS栅结构构图，以及 其中，所述PMOS栅结构和所述NMOS栅结构均包括所述多晶硅膜。
4、 根据权利要求1所述的方法，其中所述逸出功控制层包括八1203 、 Ga2 03和111203之一。
5、 根据权利要求1所述的方法，其中所述高k栅电介质材料包括Hf02 以及所述掺杂杂质包括La、 Dy、 N和Sc之一。
6、 根据权利要求1所述的方法，还包括在所述PMOS区域中的所述第一金属层上以及在所述NMOS区域中的所 述第二金属层上形成多晶硅膜；以及其中所述形成PMOS栅结构和所述形成NMOS栅结构的步骤包括在所述 形成多晶硅膜之后对所述PMOS栅结构和所述NMOS斥册结构构图，以及 其中所述PMOS栅结构和所述NMOS栅结构均包括所述多晶硅膜。
7、 根据权利要求1所述的方法，其中在所述PMOS区域中形成栅结构和 在所述NMOS区域中形成栅结构的所述步骤还包括，选择性地进行等离子体 处理来将所述掺杂杂质引入所述NMOS区域中的所述高k栅电介质，同时在 所述PMOS区域中的所述逸出功控制层和所述第一金属层阻止将所述掺杂物 引入所述PMOS区域中的所述高k栅电介质中。
8、 一种形成半导体器件的方法，包括 提供一种具有PMOS区域和NMOS区域的半导体4十底； 在所述半导体衬底上的PMOS和NMOS区域上形成高k栅电介质； 在所述PMOS和NMOS区域中的所述高k栅电介质上形成逸出功控制层； 在所述PMOS和NMOS区域中的所述逸出功控制层上形成第一金属层； 从所述NMOS区域去除所述第一金属层和所述逸出功控制层，从而暴露在所述NMOS区域的所述高k栅电介质；对所述半导体器件进行等离子体处理以便使掺杂杂质仅透过所述NMOS 区域中的所述高k栅电介质；以及在所述等离子体处理之后在所述半导体衬底的所述PMOS区域和所述 NMOS区域中形成第二金属层。
9、 根据权利要求8所述的方法，还包括在所述PMOS和NMOS区域上 形成多晶硅层以及在所述PMOS和NMOS区域中构图来形成栅电极。
10、 根据权利要求8所述的方法，还包括构图来在所述PMOS区域形成 PMOS栅结构以及在所述NMOS区域形成NMOS栅结构，所述PMOS栅结构包括所述高k栅电介质、所述逸出功控制层、所述第 一金属层以及所述第二金属层，所述高k栅电介质基本上不含所述掺杂杂质， 以及所述NMOS栅结构包括掺杂了所述掺杂杂质的所述高k栅电介质以及所 述第二金属层，所述NMOS栅结构不具有所述逸出功控制层和所述第一金属 层。
11、 根据权利要求8所述的方法，还包括在所述去除所述第一金属层和所述逸出功控制层之前在所述第 一金属层上形成第二金属层的附加层，其中所述去除步骤还包括，从所述NMOS区域去除所述第二金属层以及还包括在所述 PMOS和NMOS区域中的所述第二金属层上形成多晶硅层以及在所述PMOS 和NMOS区域中构图来形成栅电极。
12、 根据权利要求8所述的方法，其中所述摻杂杂质包括La、 Dy、 N和 Sc之一，所述高k栅电介质材料包括Hf02,以及在所述PMOS区域中的所述 高k栅电介质基本上不含所述掺杂杂质。
13、 一种半导体器件，包括形成在半导体衬底上的NMOS晶体管栅和 PMOS晶体管栅，所述NMOS晶体管栅包括注入了掺杂杂质的高k栅电介质，和N金属层； 所述PMOS晶体管栅包括所述高k栅电介质，在所述高k栅电介质上形 成的逸出功控制层，在所述逸出功控制层上形成的P金属层，并且所述N金 属层覆盖在所述P金属层上，在所述PMOS晶体管中的所述高k栅电介质基 本上不含所述掺杂杂质。
14、 根据权利要求13所述的半导体器件，其中所述逸出功控制层包括 A1203。
15、 根据权利要求13所述的半导体器件，其中所述逸出功控制层包括Ga2 03和111203之一以及所述高k栅电介质包括HfSiO, HfZrO， HfLaO， SiON和 Si02之一。
全文摘要
本发明提供金属栅/高k电介质半导体器件，包括在半导体衬底上形成的NMOS栅结构和PMOS栅结构。NMOS栅结构包括经过掺杂杂质，例如La处理的高k栅电介质，并且PMOS栅结构的高k栅电介质材料不具有所述掺杂杂质并且好包括覆盖在所述高k栅电介质上的逸出功控制层。还提供一种同时形成NMOS和PMOS栅结构的工艺，包括在NMOS栅结构和PMOS栅结构中形成高k栅电介质材料和逸出功控制层，然后从NMOS区域中选择性地去除逸出功控制层并且通过等离子体处理选择性地将掺杂杂质注入NMOS区域中的高k栅电介质同时在所述PMOS区域中的高k栅电介质基本上不具有所述掺杂杂质。
文档编号H01L21/70GK101425479SQ20081017158
公开日2009年5月6日 申请日期2008年10月29日 优先权日2007年10月29日
发明者曾伟雄, 杨知一, 林纲正, 陈嘉仁, 黄国泰 申请人:台湾积体电路制造股份有限公司