用于交叉点可变电阻材料存储器的掩埋式低电阻金属字线的制作方法

专利名称：用于交叉点可变电阻材料存储器的掩埋式低电阻金属字线的制作方法
技术领域：
本发明一般来说涉及可变电阻材料随机存取存储器。此专利申请案主张2007年9月19日申请的美国申请案第11/857，682号的优先权益处，所述申请案以引用方式并入本文中。
背景技术：
可变电阻材料存储器结构通常依赖于经重掺杂的半导电引线，其充当交叉点可变电阻材料随机存取存储器中的字线。显著的寄生电阻电压降可因可变电阻材料随机存取存 储器中所使用的编程电流而在此种字线中发生。因此，可应用背端金属线搭接以减小字线 电阻。此金属线搭接还可导致进一步复杂化存储器单元尺寸及处理复杂度。现在需要方法以形成可解决这些挑战的较好结构。还需要也可应对这些挑战的经 改进的可变电阻材料随机存取存储器结构。

发明内容


所揭示的实施例由本发明公开内容加以论述，且将通过阅读及研究以下说明书来 理解，其中这些图是说明书的一部分。图Ia到Ih及Ij到Ik显示根据实施例的半导体装置在处理期间的横截面正视 图；图2显示根据实施例的可变电阻材料存储器装置的透视正视图；图3显示根据实施例的可变电阻材料存储器装置的横截面正视图；图4显示根据实施例用于制作图Ia到3中所描绘的结构的处理流程；图5a到5h及5j到5k显示根据实施例的半导体装置在处理期间的横截面正视 图；图6显示根据实施例用于制作图5a到5k中所描绘的结构的处理流程；图7a到7f显示根据实施例的半导体装置在处理期间的横截面正视图；图8显示根据实施例用于制作图7a到7f中所描绘的结构的处理流程；图9a到9f显示根据实施例的半导体装置在处理期间的横截面正视图；图10显示根据实施例用于制作图7a到7f中所描绘的结构的处理流程；图11显示根据实施例的电子装置的框图；以及图12显示根据实施例的电子装置的框图。
具体实施例方式本文所述的装置、设备或物件的实施例可以多种定位及定向来制造、使用或出货。可变电阻材料存储器装置可包括例如合金等材料。可变电阻材料存储器装置可包括例如准金属组分的材料。可变电阻材料存储器装置可包括例如金属氧化物等材料。可变电阻材料 存储器装置可包括例如硫族化物等材料。这几种材料在质量及性能上可极为不同。图Ia显示根据实施例的半导体装置100在处理期间的横截面正视图。半导电下部衬底Iio已形成于半导电上部衬底112下面。在实施例中，与经N+掺杂的半导电上部衬 底112相比，半导电下部衬底110为经P-掺杂。电介质膜114(例如二氧化硅)形成于半导电上部衬底112的上部表面116上。第 一硬掩模118安置于电介质膜114上面，且硬掩模118及电介质膜114已经图案化以暴露 上部表面116。所述第一硬掩模包括垂直暴露表面124。在实施例中，第一硬掩模118为像 氮化硅一样的氮化物材料，例如Si3N4。图Ib显示根据实施例图Ia中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置101已蚀刻穿过上部表面116 (图la)从而形成包括第一凹部底部122 的第一凹部120。第一硬掩模118还展示便于定向蚀刻到半导电上部衬底112中的垂直暴 露表面124。图Ic显示根据实施例图Ib中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置102已经处理以形成包括第一凹部底部122的第一凹部120。第一间隔 件126已借助毯式沉积及间隔件蚀刻形成。在实施例中，第一间隔件126及第一硬掩模118 为氮化物材料，且所述间隔件蚀刻(虽然其有选择地蚀刻氮化物材料)移除第一凹部底部 122上以及第一硬掩模118的垂直暴露表面124上的氮化物材料。因此，在如图Ic中所描 绘的实施例中，第一硬掩模118(图lb)可稍微减小高度以变成第一硬掩模119。图Id显示根据实施例图Ic中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置103已蚀刻穿过第一凹部底部122(图Ic)以在半导电上部衬底112的 一些部分中形成第二凹部128、半导电上部衬底112的一些部分中的支柱129及第二凹部底 部 130。图Ie显示根据实施例图Id中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置104已用第一金属132毯式沉积。第一金属132用于在半导电上部衬底 112中形成硅化物。图If显示根据实施例图Ie中所描绘的半导体装置在进一步处理之后的横截面正 视图。已在若干条件下处理了半导体装置105，以致使将第一金属132自对准多晶硅化(自 对准的硅化)到半导电上部衬底112中，包括将第一金属132自对准多晶硅化(自对准的 硅化)到为半导电上部衬底112的一部分的支柱129中。通过此过程形成自对准多晶硅化 物结构134。在实施例中，第一金属132为钴(Co)，且所述过程已允许自对准多晶硅化物结 构134形成为硅化钴(CoSi2)材料。此外，第二凹部128及第二凹部底部130的两个侧壁 已被消耗掉且转变成自对准多晶硅化物结构134。在自对准多晶硅化之后，可借助剥离程序 移除任何多余的第一金属132，所述剥离程序有选择地留下自对准多晶硅化物结构134以 及第一硬掩模119及第一间隔件126。图Ig显示根据实施例图If中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置106已经处理而具有浅沟槽隔离结构(STI) 136。在形成STI 136之前， 已执行第三蚀刻，所述第三蚀刻穿透自对准多晶硅化物结构134(图If)以在支柱129中形 成掩埋式自对准多晶硅化物字线135。所述第三蚀刻进一步穿透半导电上部衬底112，且可进一步穿透到半导电下部衬底110中。因此，给定STI 136有效地隔离附近的掩埋式自对 准多晶硅化物字线135。STI 136可借助毯式沉积、接着在第一硬掩模119上停止的回蚀或 化学机械抛光来加以处理。图Ih显示根据实施例图Ig中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置107已借助第四蚀刻加以处理，所述第四蚀刻已穿透第一硬掩模119并 在支柱上部表面138处暴露支柱129。所述第四蚀刻包括尤其在支柱129处有选择地留下 半导电上部衬底112的半导电材料的蚀刻配方。
图Ij显示根据实施例图Ih中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置108已通过在支柱上部表面138处在支柱129上生长外延第一膜140来 加以处理。在其中支柱129为N+硅的实施例中，外延第一膜140为N-硅。在实施例中，夕卜 延第一膜140的形成是通过在外延生长期间原位N-掺杂来执行。在实施例中，外延第一膜 140的形成是通过外延生长、随后对其进行轻微N-掺杂来执行。在实施例中，外延第一膜 140填充通孔138(图Ih)且然后通过回蚀或通过抛光来平面化。在实施例中，通过以反掺 杂P+植入到外延第一膜142的表面中来形成经反掺杂的第二膜140。在形成外延第一膜140之后，配置二极管140、142。在实施例中，通过在外延第一 膜140上面及其上生长外延第二膜142来形成二极管140、142。在其中外延第一膜140为N-硅的实施例中，外延第二膜142为P+硅。在实施例 中，外延第二膜142的形成是通过在外延生长期间原位P+掺杂来执行。在实施例中，外延 第二膜142的形成是通过外延生长、随后对其进行重P+掺杂来执行。其后，外延第二膜142与经反掺杂的第二膜142两者均将称为第二膜142，除非另 外明确陈述。图Ik显示根据实施例图Ij中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置109已经处理以形成硅化物触点144。在形成二极管140、142 (图Ij)之 后，执行第二膜142的一部分的硅化。在实施例中，将钴膜沉积于第二膜142上方，且执行 对P+第二膜142的一部分的热转换。因此，所述二极管结构被变更且呈外延第一膜140及 经变更的第二膜142的形式。自对准多晶硅化已在第二膜144上面形成硅化物触点142。进一步处理包括在例如氧化硅膜或氮化硅膜的电介质膜148中形成底部电极 146。底部电极146被描绘为与硅化物触点144接触，且被图解说明为末端开口的圆筒。可 实施其它类型的底部电极，例如管塞底部电极、线性电极及其它电极。图2显示根据实施例的相变存储器装置200的透视正视图。已从半导电上部衬底 212形成的支柱229停留在半导电下部衬底210上。掩埋式自对准多晶硅化物字线235安 置于支柱229中，且由两种不同半导电材料制成的二极管240、242安置于支柱229上。硅 化物触点244安置于为二极管240、242的一部分的第二膜242上。底部电极246安置于电 介质膜248 (例如氧化硅膜或氮化硅膜)中。底部电极246被描绘为与硅化物触点244接 触，且被图解说明为末端开口的圆筒。字线搭接件250被描绘为穿透支柱229。虽未描绘，但支柱229由STI结构与邻近 且间隔开的支柱隔离开。图3显示根据实施例的相变存储器装置300的横截面正视图。已从半导电上部衬底312形成的支柱329停留在半导电下部衬底310上。在实施例中，所述支柱由经N+掺杂 的硅制成，且半导电下部衬底314由经P-掺杂的硅制成。掩埋式自对准多晶硅化物字线335安置于支柱329中，且由两种不同半导电材料 制成的二极管340、342安置于支柱329上。在实施例中，二极管340、342由经N-掺杂的外 延第一膜340及部分被消耗的经P+掺杂的第二膜342制成。硅化物触点344安置于为二极管340、342的一部分的第二膜342上。底部电极 346安置于电介质膜348 (例如氧化硅膜)中。在实施例中，底部电极346为导体，例如氮化 钛、氮化钛铝、钛镍锡、氮化钽、氮化钽硅及其它导体。底部电极346被描绘为与硅化物触点 344接触。底部电极346接触可变电阻材料352。在实施例中，可变电阻材料352为相变材 料，例如硫族化物材料。在实施例中，可用作相变随机存取存储器(PCRAM)单元的可变电阻材料为含镓 (Ga)材料。可使用的选定含镓材料包括GaSb、Ga-Ge-Sb、Ga-Se-Te及其它含镓材料。在一 些含镓相变材料实施例中，镓以多数的量存在( 大于或等于50% )。在一些含镓相变材料 实施例中，镓以大的量存在(镓是最普遍存在的元素)。在一些实施例中，首先列出的元素 以多数的量或大的量存在，且随后列出的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含锗(Ge)材料。可使用的选 定含锗材料包括 Ge-Te, Ge-Sb-Te, Ge-Te-As、Ge-Se-Ga、Ge-In-Sb、Ge-Te-Sb-S、Ge-Te-Sn ο、Ge-Te-Sn Au、Ge-Pd-Te-Sn> Ge-Sb-Te—Pd、Ge-Sb—Te—Co、Ge—Sb—Se—Te、Ge—Sn—Te、 Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt及含锗材料。在一些含锗相变材料实施例中，锗以 多数的量存在(大于或等于50%)。在一些含锗相变材料实施例中，锗以大的量存在(锗 是最普遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存在，且随 后列出的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含铟(In)材料。可使用的选定 含铟材料包括 In-Se、In-Sb、In-Sb-Te、In-Sb-Ge、In-Se-Ti-Co、In-Ag-Sb-Te 及其它含铟 材料。在一些含铟相变材料实施例中，铟以多数的量存在(大于或等于50%)。在一些含 铟相变材料实施例中，铟以大的量存在(铟是最普遍存在的元素)。在一些实施例中，首先 列出的元素以多数的量或大的量存在，且随后列出的元素以在元素比例上呈递减量的次序 列出。在实施例中，可用作PCRAM单元的可变电阻材料为含锑(Sb)材料。可使用的选定 含锑材料包括 Sb2Te3、Sb-Ga, Sb-Bi-Se, Sb-Sn-Te, Sb-In-Ge, Sb-Te-Ge-S、Sb-Ge-Te-Pd、 Sb-Ge-Te-Co、Sb-Te-Bi-Se、Sb-Ag-In-Te, Sb-Ge、Sb-Ge-Se-Te, Sb-Ge-Sn-Te 及其它含锑 材料。在一些含锑相变材料实施例中，锑以多数的量存在(大于或等于50%)。在一些含 锑相变材料实施例中，锑以大的量存在(锑是最普遍存在的元素)。在一些实施例中，首先 列出的元素以多数的量或大的量存在，且随后列出的元素以在元素比例上呈递减量的次序 列出。在实施例中，可用作PCRAM单元的可变电阻材料为含碲(Te)材料。可使用的选 定含碲材料包括 Te-Ge、Te-Sb、Te-As、Te-Al、Te-Ge-Sb、Te-Ge-As、Te-In-Sb、Te-Sn-Se, Te-Ga-Se>Te-Sn-Sb>Te—Ge—Sb—S、Te-Ge—Sn—O、Te-Ge-Sn-Au>Te-Pd-Ge-Sn>Te-Ge-Sb—Pd、Te-Ge-Sb-Co> Te-Sb-Bi-Se、Te-Ag-In-Sb、Te-Ge-Ab-Se> Te-Ge-Sn-Sb> Te-Ge-Sn-Ni > Te-Ge-Sn-Pd、Te-Ge-Pd-Pt及其它含碲材料。在一些含碲相变材料实施例中，碲以多数的 量存在(大于或等于50%)。在一些含碲相变材料实施例中，碲以大的量存在(碲是最普 遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存在，且随后列出 的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含硒(Se)材料。可使用 的选定含硒材料包括Se-In、Se-Te-Sn, Se-Ge-Ga, Se-Bi-Sb、Se-Ga-Te, Se-In-Ti-Co、 Se-Sb-Te-Bi, Se-Ge-Sb-Te及其它含硒材料。在一些含硒相变材料实施例中，硒以多数的 量存在(大于或等于50%)。在一些含硒相变材料实施例中，硒以大的量存在(硒是最普 遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存在，且随后列出 的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含砷(As)材料。可使用的选定 含砷材料包括As-Te、As-Te-Ge及其它含砷材料。在一些含砷相变材料实施例中，砷以多数 的量存在(大于或等于50%)。在一些含砷相变材料实施例中，砷以大的量存在(砷是最 普遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存在，且随后列 出的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含铝(Al)材料。可使用的选定 含铝材料包括Al-Te、Al-Se及其它含铝材料。在一些含铝相变材料实施例中，铝以多数的
量存在。在实施例中，可用作PCRAM单元的可变电阻材料为含锡(Sn)材料。可使用的选定 含锡材料包括 Sn-Te-Se、Sn-Sb-Te、Sn-Te-Ge-0,Sn-Pd-Te-Ge、Sn-Ge-Sb-Te、Sn-Ge-Sb-Te、 Sn-Ge-Te-Ni、Sn-Ge-Te-Pd, Sn-Ge-Te-Pt及其它含锡材料。在一些含锡相变材料实施例中， 锡以多数的量存在(大于或等于50%)。在一些含锡相变材料实施例中，锡以大的量存在 (锡是最普遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存在， 且随后列出的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含钯(Pd)材料。可使用的选定 含钯材料包括Pd-Te-Ge-Sn、Pd-Ge-Sb-Te及其它含钯材料。在一些含钯相变材料实施例 中，钯以多数的量存在(大于或等于50%)。在一些含钯相变材料实施例中，钯以大的量存 在(钯是最普遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存 在，且随后列出的元素以在元素比例上呈递减量的次序列出。在实施例中，可用作PCRAM单元的可变电阻材料为含银(Ag)的材料。可使用的选 定含银材料包括Ag-In-Sb-Te及其它含银材料。在一些含银相变材料实施例中，银以多数 的量存在(大于或等于50% )。在一些含银相变材料实施例中，银以大的量存在(银是最 普遍存在的元素)。在一些实施例中，首先列出的元素以多数的量或大的量存在，且随后列 出的元素以在元素比例上呈递减量的次序列出。在实施例中，可变电阻材料352可包括用于形成所谓的“庞磁阻膜”的各种材料中的一者，例如例如，Pr(1_x)CaxMnO3(PCMO)、La(1_x)CaxMnO3 (LCMO)及 Ba(1_x)SrxTiO3。在实施例中，可变电阻材料352可包括二元或三元的经掺杂或未经掺杂的氧化物材料，例如例如，A1203、BaTi03、SrTiO3、Nb2O5, SrZrO3> TiO2, Ta2O5, NiO、ZrOx、HfOx 及 Cu2O0
在实施例中，可变电阻材料352可具有钙钛矿结构。在实施例中，可变电阻材料352包括通式为AxBy的经掺杂的硫族化物玻璃，其中B 选自硫(S)、硒(Se)及碲(Te)及其混合物，且其中A包括来自III-A族(B、Al、Ga、In、Tl)、 IV-A 族(C、Si、Ge、Sn、Pb)、V-A 族(N、P、As、Sb、Bi)或 VII-A 族(F、CI、Br、I、At)中的至 少一种元素，其中一种或一种以上掺杂物选自例如例如，Au、Ag、Pt、Cu、Cd、In、Ru、Co、Cr、 Ni、Mn及Mo等贵金属及过渡金属元素。字线搭接件350被描绘为穿透支柱329的带凸缘部分。支柱329由STI结构336 与邻近且间隔开的支柱隔离开。STI结构336被描绘为锥形，其形成可在各个蚀刻过程下发生。在实施例中，可变电阻材料存储器装置300为相变存储器装置300。已从半导电上 部衬底312形成的支柱329停留在半导电下部衬底310上。在实施例中，支柱329由经N+ 掺杂的硅制成，且半导电下部衬底310由经P-掺杂的硅制成。掩埋式自对准多晶硅化物字线335安置于支柱329中，且二极管340、342由两种 不同半导电材料制成。在实施例中，二极管340、342由经N-掺杂的外延第一膜340及部分 被消耗的经P+掺杂的第二膜342制成。硅化物触点344安置于为二极管340、342的一部分的第二膜342上。底部电极 346安置于电介质膜348 (例如氧化硅膜或氮化硅膜)中。在实施例中，底部电极346为导 体，例如氮化钛、氮化钛铝、钛镍锡、氮化钽、氮化钽硅及其它导体。底部电极346被描绘为 与硅化物触点344接触。底部电极346接触可变电阻材料352。在实施例中，可变电阻材料352为相变材 料，例如硫族化物材料。可变电阻材料352从上面由顶部电极354接触。位线356耦合到 顶部电极354。图4为根据实施例用于制作可变电阻材料存储器装置的过程流程400图。过程流 程400可图解说明用于制成图1、2及3中所描绘之结构的制作技术实施例。在410处，在安置于半导电下部衬底上的半导电上部衬底上面图案化硬掩模及电 介质膜。在420处，第一蚀刻穿透到上部表面中以在所述半导电上部衬底中形成具有第一 凹部底部的第一凹部。在430处，所述过程包括形成第一间隔件，所述第一间隔件填充到所述第一凹部 中但在间隔件蚀刻之后使得所述第一凹部底部不被覆盖。在440处，所述过程包括更深地穿透到所述半导电上部衬底中的第二蚀刻。在450处，所述过程包括在所述半导电上部衬底中形成掩埋式自对准的硅化物字 线。在非限制性实例中，如图le、lf及lg中所描绘地形成掩埋式自对准多晶硅化物字线。在460处，所述过程包括在所述硬掩模中的暴露先前所保护的半导电上部衬底材 料的凹部中形成二极管。在非限制性实例中，如图lh及lj所图解说明地形成所述二极管。在470处，所述过程包括在所述二极管上面形成底部电极。在472处，所述过程包括在所述底部二极管上面形成可变电阻材料存储器。在474处，所述过程包括在所述可变电阻材料存储器上面形成顶部电极。在实施例中，外延第一膜140填充通孔138(图lh)且然后通过回蚀或通过抛光来平面化。在实施例中，通过以反掺杂P+植入到外延第一膜142的表面中来形成经反掺杂的 第二膜140。图5a到5k显示根据实施例的半导体装置在处理期间的横截面正视图。在图5a 中，描绘半导体装置500在处理期间的横截面正视图。半导电下部衬底510已形成于半导 电上部衬底512下面。在实施例中，与经N+掺杂的半导电上部衬底512相比，半导电下部 衬底510为经P-掺杂。电介质膜514 (例如二氧化硅)形成于半导电上部衬底512的上部表面516上。第 一硬掩模518安置于电介质膜514上面，且硬掩模518及电介质膜514已经图案化以暴露 上部表面516。在实施例中，第一硬掩模518为像氮化硅一样的氮化物材料，例如Si3N4。图5b显示根据实施例图5a中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置501已蚀刻穿过上部表面516 (图la)以形成包括第一凹部底部522的 第一凹部520。第一硬掩模518还展示便于定向蚀刻到半导电上部衬底512中的垂直暴露 表面524。图5c显示根据实施例图Ib中所描绘的半导体装置在进一步处 理之后的横截面正 视图。半导体装置502已经处理以在第一硬掩模518上形成第一间隔件526。第一间隔件 526已借助毯式沉积及间隔件蚀刻形成。在实施例中，第一间隔件526及第一硬掩模518为 氮化物材料，且所述间隔件蚀刻(虽然其有选择地蚀刻氮化物材料)移除第一凹部底部522 上以及第一硬掩模518的垂直暴露表面524上的氮化物材料。因此，在如图5c中所描绘的 实施例中，第一硬掩模518(图lb)可稍微减小高度以变成第一硬掩模519。图5d显示根据实施例图5c中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置503已蚀刻穿过第一凹部底部522 (图5c)以在半导电上部衬底512的 一些部分中形成第二凹部528、半导电上部衬底512的一些部分中的支柱529及第二凹部底 部530。第二间隔件556形成于第一间隔件526及第一硬掩模519上。在实施例中，第二间 隔件556为氮化物材料。在实施例中，第二间隔件556为氮化物材料，其具有不同于第一间 隔件526及硬掩模519的组成，其两者也可为氮化物材料。图5e显示根据实施例图5d中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置504已经各向同性或各向异性毯式蚀刻以使得底切558已形成于第一硬 掩模519、第一间隔件526及第二间隔件556下面。因此，支柱529已由半导电上部衬底512 的一部分形成。蚀刻可为湿式蚀刻，例如包括氢氟酸(HF)、硝酸(HNO3)及醋酸(CH3COOH)的各 向同性HNA蚀刻。在实施例中，各向同性蚀刻包括氟化铵-硝酸(NH4F/HN03)硅蚀刻。在 实施例中，各向同性硅干式蚀刻包括六氟化硫(SF6)。在实施例中，各向同性硅干式蚀刻 包括氟化氙(XeF2)。在实施例中，各向异性硅湿式蚀刻包括可具有约为400 1的晶格 蚀刻比((100) (111))的氢氧化钾(KOH)。在实施例中，各向异性硅湿式蚀刻包括具有 约为8，000 1的晶格蚀刻比((100) (111))的氢氧化铵(Na4OH)。在实施例中，各向 异性硅湿式蚀刻包括可具有约为10-35 1的晶格蚀刻比((100) (111))的氢氧化四 甲基铵(TMAH)。在实施例中，各向异性硅湿式蚀刻包括可具有约为35 1的晶格蚀刻比 ((100) (111))的乙二胺-邻苯二酚(EDP)。图5f显示根据实施例图5e中所描绘的半导体装置在进一步处理之后的横截面正视图。已在若干条件下处理了半导体装置505，以致使掩埋式氧化物结构560填充底切 558 (图5e)并进一步隔离任何两个邻近、间隔开的支柱529。在过程实施例中，掩埋式氧化物结构560是借助热氧化形成。在实施例中，掩埋式 氧化物结构560是借助旋涂电介质(SOD)、接着回蚀过程来形成。如图所图解说明，所述掩 埋式氧化物结构在横截面上看可具有鸟嘴形。图5g显示根据实施例图5e中所描绘的半导体装置在进一步处理之后的横截面正视图。半导体装置506已首先经处理以移除第二间隔件556 (图5f)。然后，已用第一金属 532沉积半导体装置506。第一金属532用于在半导电上部衬底512中形成硅化物。图5h显示根据实施例图5g中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置507已经处理以使得第一金属532已与半导电上部衬底512的支柱529 起反应从而形成第一金属532的自对准多晶硅化535 (自对准的硅化)。所述自对准多晶硅 化合并到半导电上部衬底512中包括合并到支柱529中。通过此过程形成掩埋式自对准多 晶硅化物字线535。在实施例中，第一金属532为钴(Co)，且所述过程已允许自对准多晶硅 字线535形成为硅化钴(CoSi2)材料。在自对准多晶硅化之后，可借助剥离程序移除任何 多余的第一金属532，所述剥离程序有选择地留下掩埋式自对准多晶硅化物字线535以及 第一硬掩模519及第一间隔件526。因为掩埋式氧化物层560的存在，所以附近的二极管 之间的泄漏及进入到衬底中的泄漏(如图5k中可见)被显著消除(如果未被完全消除)。 此外，经改进的逐单元隔离是借助消除邻近字线之间的横向pnp双极接面晶体管结构来实 现。图5j显示根据实施例图5h中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置508已经处理而具有STI 536。因此，给定STI 536完全隔离附近的自对 准多晶硅化物字线535。STI 536可借助毯式沉积、接着在第一硬掩模519上停止的回蚀或 化学机械抛光来加以处理。图5k显示根据实施例图5j中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置509已借助第四蚀刻加以处理，所述第四蚀刻已穿透第一硬掩模519并 在支柱上部表面538处暴露支柱529。第四蚀刻包括有选择地留下半导电上部衬底512的 半导电材料的蚀刻配方。半导体装置509也已通过在支柱上部表面538处在支柱529上生长外延第一膜 540来加以处理。在其中支柱529为N+硅的实施例中，外延第一膜540为N-硅。在实施例 中，外延第一膜540的形成是通过在外延生长期间原位N-掺杂来执行。在实施例中，外延 第一膜540的形成是通过外延生长、随后对其进行轻微N-掺杂来执行。在实施例中，外延 第一膜540填充已蚀刻进入到第一硬掩模519中的通孔。在实施例中，通过以反掺杂P+植 入到外延第一膜540的表面中来经反掺杂的第二膜542。在形成外延第一膜540以形成二极管540、542之后。通过根据实施例在外延第一 膜540上面及其上生长第二膜542 (外延)来形成二极管540、542。在实施例中，通过将P+ 材料离子植入到外延第一膜540的上部表面中来形成第二膜542 (经反掺杂的)。在其中 外延第一膜540为N-硅的实施例中，第二膜542为P+硅。在实施例中，第二膜542的形成 是通过在外延生长期间原位P+掺杂来执行。在实施例中，第二膜542的形成是通过外延生 长、随后对其进行重P+掺杂来执行。
半导体装置509也已经处理以形成硅化物触点544。在形成二极管540、542之后， 执行第二膜542的一部分的硅化。在实施例中，将钴膜沉积于第二膜542上方，且执行第二 膜542的一部分的热转换。因此，所述二极管结构被变更且呈外延第一膜540、经变更的第 二膜542的形式。自对准多晶硅化已在第二膜542上面形成硅化物触点544。进一步处理包括在电介质膜548(例如氧化硅膜或氮化硅膜)中形成底部电极546。底部电极546被描绘为与硅化物触点544接触，且被图解说明为末端开口的圆筒。还 可形成其它类型的底部电极，例如管塞底部电极、线性电极及其它电极。因此，已形成具有 掩埋式氧化物半导体装置509的掩埋式自对准多晶硅化物字线。可执行进一步处理以形成可变电阻材料存储器，例如图3中所描绘的可变电阻材 料存储器352。因此，顶部电极还可形成为安置于所述可变电阻材料存储器上面。在实施例 中，可变电阻材料是此发明中所阐明的金属组合中的任一者。在实施例中，可变电阻材料可 为此发明中所阐明的金属氧化物组合中的任一者。在实施例中，可变电阻材料是此发明中 所阐明的硫族化物化合物中的任一者。图6显示根据实施例用于制作图5a到5k中所描绘的结构的过程流程600。在610处，在安置于半导电下部衬底上的半导电上部衬底上面图案化硬掩模及电 介质膜。在620处，第一蚀刻穿透到上部表面中以在所述半导电上部衬底中形成具有第一 凹部底部的第一凹部。在630处，所述过程包括形成第一间隔件，所述第一间隔件填充到所述第一凹部 中但在间隔件蚀刻之后使得所述第一凹部底部不被覆盖。在640处，所述过程包括更深地穿透到所述半导电上部衬底中的第二蚀刻并形成 填充到所述凹部中的第二间隔件。在650处，所述过程包括在半导电上部衬底中形成底切且形成填充所述底切的掩 埋式氧化物层。所述过程还导致一更隔离的支柱。在660处，所述过程包括在所述半导电上部衬底中形成掩埋式自对准的硅化物字 线。在非限制性实例中，如图5g中所描绘地形成所述掩埋式自对准多晶硅化物字线。在670处，所述过程包括在所述硬掩模中的暴露先前所保护的半导电上部衬底材 料的凹部中形成二极管。在非限制性实例中，如图5k中所图解说明地形成所述二极管。在680处，所述过程包括在所述二极管上面形成底部电极。在682处，所述过程包括在所述底部电极上面形成可变电阻材料存储器。在684处，所述过程包括在所述可变电阻材料存储器上面形成顶部电极。图7a到7f显示根据实施例的半导体装置在处理期间的横截面正视图。在图7a 中，描绘半导体装置700在处理期间的横截面正视图。半导电下部衬底710已形成于半导 电上部衬底712下面。在实施例中，与经N+掺杂的半导电上部衬底712相比，半导电下部 衬底710为经P-掺杂。电介质膜714 (例如二氧化硅)形成于半导电上部衬底712的上部表面716上。第 一硬掩模718安置于电介质膜714上面，且硬掩模718及电介质膜714已经图案化以暴露 上部表面716。在实施例中，第一硬掩模718为像氮化硅一样的氮化物材料，例如Si3N4。图7b显示根据实施例图7a中所描绘的半导体装置在进一步处理之后的横截面正视图。半导体装置701已蚀刻穿过上部表面716 (图7a)以形成包括第一凹部底部722的第一凹部720。第一硬掩模718还展示便于定向蚀刻到半导电上部衬底712中的垂直暴露 表面724。图7c显示根据实施例图7b中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置702已经处理以在第一硬掩模716上形成第一间隔件726。第一间隔件 726可以是用于第二间隔件的粘附膜。第二间隔件756形成于粘附膜726上面。第一间隔 件726已借助毯式沉积形成。在实施例中，第一硬掩模718为氮化物材料，且第一间隔件 726为耐火金属氮化物组分，例如氮化钛材料。第一间隔件726及第二间隔件756的间隔件 蚀刻可移除第一硬掩模718的垂直暴露表面724上的一些氮化物材料。因此，在如图7c中 所描绘的实施例中，第一硬掩模718(图7b)可稍微减小高度以变成第一硬掩模719。图7c还显示形成于第一间隔件726上及第一硬掩模719上方的金属第二间隔件 756的形成。在实施例中，金属第二间隔件756为耐火金属，例如钨。在实施例中，金属第二 间隔件756为耐火金属，例如钽。在实施例中，金属第二间隔件756为耐火金属，例如铌。图7d显示根据实施例图7c中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置703已蚀刻穿过第一凹部底部722 (图7c)以在半导电上部衬底712的 一些部分中形成第二凹部728、上部半导电衬底712的一些部分中的支柱729及第二凹部底 部 730。图7e显示根据实施例图7d中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置704已经处理而具有STI 736。因此，给定STI 736便于附近的金属间隔 件字线756的隔离。STI 736可借助毯式沉积、接着在第一硬掩模719上停止的回蚀或化学 机械抛光来加以处理。图7f显示根据实施例图7e中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置705已借助第四蚀刻加以处理，所述第四蚀刻已穿透第一硬掩模719并在 支柱上部表面738处暴露支柱729。所述第四蚀刻包括有选择地留下半导电上部衬底712 的半导电材料的蚀刻配方。半导体装置705也已通过在支柱729上在支柱上部表面738处生长外延第一膜 740来加以处理。在其中支柱729为N+硅的实施例中，外延第一膜740为N-硅。在实施例 中，外延第一膜740的形成是通过在外延生长期间原位N-掺杂来执行。在实施例中，外延 第一膜740的形成是通过外延生长、随后对其进行轻微N-掺杂来执行。在形成外延第一膜740以形成二极管740、742之后，通过在外延第一膜740上面 及其上生长第二膜742来形成二极管740、742。在其中外延第一膜740为N-硅的实施例 中，第二膜742为P+硅。在实施例中，第二膜742的形成是通过在外延生长期间原位P+掺 杂来执行。在实施例中，第二膜742的形成是通过外延生长、随后对其进行重P+掺杂来执 行。在实施例中，第二膜742是通过将材料P+植入到外延第一膜740的上部表面中来形成。半导体装置705也已经处理以形成硅化物触点744。在形成二极管740、742之后， 执行第二膜742的一部分的硅化。在实施例中，将钴膜沉积于第二膜742上方，且执行第二 膜742的一部分的热转换。因此，所述二极管结构被变更且呈外延第一膜740、经变更的第 二膜742的形式。自对准多晶硅化已在第二膜742上面形成硅化物触点744。进一步处理包括在例如氧化硅膜或氮化硅膜的电介质膜748中形成底部电极746。底部电极746被描绘为与硅化物触点744接触，且被图解说明为末端开口的圆筒。在 实施例中，底部电极746可为传导管塞电极、线性电极或其它结构电极。
可执行进一步处理以形成可变电阻材料存储器，例如图3中所描绘的可变电阻材 料存储器352。因此，顶部电极还可形成为安置于所述可变电阻材料存储器上面。在实施例 中，可变电阻材料是此发明中所阐明的金属组合中的任一者。在实施例中，可变电阻材料是 此发明中所阐明的金属氧化物组合中的任一者。在实施例中，可变电阻材料是此发明中所 阐明的硫族化物化合物中的任一者。图8显示根据实施例用于制作图7a至7k中所描绘的结构的过程流程800。在810处，在安置于半导电下部衬底上的半导电上部衬底上面图案化硬掩模及电 介质膜。在820处，第一蚀刻穿透到上部表面中以在所述半导电上部衬底中形成具有第一 凹部底部的第一凹部。在830处，所述过程包括形成第一及第二间隔件，所述第一及第二间隔件填充到 所述第一凹部中但在间隔件蚀刻之后使得所述第一凹部底部不被覆盖。在840处，所述过程包括更深地穿透到所述半导电上部衬底中的第二蚀刻。在850处，所述过程包括形成浅沟槽隔离结构。在860处，所述过程包括在所述硬掩模中的暴露先前所保护的半导电上部衬底材 料的凹部中形成二极管。在非限制性实例中，如图7e中所图解说明地形成所述二极管。在870处，所述过程包括在所述二极管上面形成底部电极。在872处，所述过程包括在所述底部电极上面形成可变电阻材料存储器。在874处，所述过程包括在所述可变电阻材料存储器上面形成顶部电极。图9a到9f显示根据实施例的半导体装置在处理期间的横截面正视图。在图9a 中，描绘半导体装置900在处理期间的横截面正视图。半导电下部衬底910已形成于半导 电上部衬底912下面。在实施例中，与经N+掺杂的半导电上部衬底912相比，半导电下部 衬底910为经P-掺杂。电介质膜914 (例如二氧化硅)形成于半导电上部衬底912的上部表面916上。第 一硬掩模918安置于电介质膜914上面，且硬掩模918及电介质膜914已经图案化以暴露 上部表面916。在实施例中，第一硬掩模918为像氮化硅一样的氮化物材料，例如Si3N4。图9b显示根据实施例图9a中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置901已蚀刻穿过上部表面916 (图9a)以形成包括第一凹部底部922的 第一凹部920。第一硬掩模918还展示便于定向蚀刻到半导电上部衬底912中的垂直暴露 表面924。半导体装置901已经处理以在第一硬掩模916上形成临时间隔件926。临时间 隔件926已借助毯式沉积、接着间隔件蚀刻形成。在实施例中，第一硬掩模918为氮化物材 料，且临时间隔件926也为氮化材料。临时间隔件926的间隔件蚀刻可移除第一硬掩模918 的垂直暴露表面924上的一些氮化物材料。因此，在如图9c中所描绘的实施例中，第一硬 掩模918 (图9b)可稍微减小高度为第一硬掩模919。图9c显示根据实施例图9b中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置902已蚀刻穿过第一凹部底部922 (图9b)以在半导电上部衬底912的 一些部分中形成第二凹部928、上部半导电衬底912的一些部分中的支柱929及第二凹部底部 930。图9d显示根据实施例图9c中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置903显示掩埋式氧化物结构960的形成。在过程实施例中，掩埋式氧化 物结构960是借助热氧化形成。在过程实施例中，掩埋式氧化物结构960是借助SOD、接着 回蚀过程来形成。图9e显示根据实施例图9d中所描绘的半导体装置在进一步处理之后的横截面正 视图。临时间隔件已被移除。半导体装置904显示金属氮化物第一间隔件956及金属第二 间隔件962。在实施例中，金属第二间隔件962为耐火金属，例如钨。在实施例中，金属第二 间隔件962为耐火金属，例如钽。在实施例中，金属第二间隔件962为耐火金属，例如铌。
半导体装置904也已经处理而具有STI 936。因此，给定STI 936便于附近的金属 间隔件字线956的隔离。STI 936可借助毯式沉积、接着在第一硬掩模919上停止的回蚀或 化学机械抛光来加以处理。图9f显示根据实施例图9e中所描绘的半导体装置在进一步处理之后的横截面正 视图。半导体装置905已借助第四蚀刻加以处理，所述第四蚀刻已穿透第一硬掩模919并在 支柱上部表面938处暴露支柱929。所述第四蚀刻包括有选择地留下半导电上部衬底912 的半导电材料的蚀刻配方。半导体装置905也已通过在支柱上部表面938处在支柱929上生长外延第一膜 940来加以处理。在其中支柱929为N+硅的实施例中，外延第一膜940为N-硅。在实施 例中，外延第一膜940的形成是通过在外延生长期间原位N-掺杂来执行。如在其它实施例 中，所述外延第一膜可经回蚀处理、接着外延生长或植入中的一者以形成二极管。在实施例 中，外延第一膜940的形成是通过外延生长、随后对其进行轻微N-掺杂来执行。在形成外延第一膜940以形成二极管940、942之后，通过根据实施例在外延第一 膜940上面及其上生长第二膜942来形成二极管940、942。在实施例中，第二膜942是通过 P+植入到外延第一膜940的上部表面中来形成。在其中外延第一膜940为N-硅的实施例 中，第二膜942为P+硅。在实施例中，第二膜942的形成是通过在外延生长期间原位P+掺 杂来执行。在实施例中，第二膜942的形成是通过外延生长、随后对其进行重P+掺杂来执 行。半导体装置905也已经处理以形成硅化物触点944。在形成二极管940、942之后， 执行第二膜942的一部分的硅化。在实施例中，将钴膜沉积于第二膜942上方，且执行第二 膜942的一部分的热转换。因此，所述二极管结构被变更且呈外延第一膜940及经变更的 第二膜942的形式。自对准多晶硅化已在第二膜942上面形成硅化物触点944。进一步处理包括在电介质膜948(例如氧化硅膜或氮化硅膜)中形成底部电极 946。底部电极946被描绘为与硅化物触点944接触，且被图解说明为末端开口的圆筒。可 实施其它类型的底部电极，例如管塞底部电极、线性电极及其它电极。可执行进一步处理以形成可变电阻材料存储器，例如图3中所描绘的可变电阻材 料存储器352。因此，顶部电极还可形成为安置于所述可变电阻材料存储器上面。在实施例 中，可变电阻材料是此发明中所阐明的金属组合中的任一者。在实施例中，可变电阻材料为 此发明中所阐明的金属氧化物组合中的任一者。在实施例中，可变电阻材料是此发明中所 阐明的硫族化物化合物中的任一者。
图10显示根据实施例用于制作图9a到9f中所描绘的结构的过程流程1000。在1010处，在安置于半导电下部衬底上的半导电上部衬底上面图案化硬掩模及 电介质膜。在1020处，第一蚀刻穿透到上部表面中以在所述半导电上部衬底中形成具有第一凹部底部的第一凹部。在1030处，所述过程包括形成第一间隔件，所述第一间隔件填充到所述第一凹部 中但在间隔件蚀刻之后使得所述第一凹部底部不被覆盖。在1040处，所述过程包括更深地穿透所述半导电上部衬底及所述半导电下部衬 底两者的第二蚀刻。在1050处，所述过程包括形成掩埋式氧化物结构，接着移除氮化物临时间隔件。在1060处，所述过程包括在所述掩埋式氧化物上面形成氮化物第一间隔件、金属 第二间隔件及浅沟槽隔离。在1070处，所述过程包括在所述硬掩模中的暴露先前所保护的半导电上部衬底 材料的凹部中形成二极管。在非限制性实例中，如图9f中所图解说明地形成所述二极管。在1072处，所述过程包括在所述二极管上面形成底部电极。在1074处，所述过程包括在所述底部电极上面形成可变电阻材料存储器。在1076处，所述过程包括在所述可变电阻材料存储器上面形成顶部电极。图11图解说明电子装置1100，其包括与上述可变电阻材料存储器实施例连接的 掩埋式字线结构。电子装置1100包括从可变电阻材料存储器实施例受益的第一组件1120。 第一组件1120的实例包括动态随机存取存储器阵列。在实施例中，第一组件1120为处理 器，其包括用于引导所述处理器的可变电阻材料存储器阵列。在这些实例中，借助可变电阻 材料存储器实施例的存在来改进装置操作。在实施例中，装置1100进一步包括功率源1130。功率源1130使用互连电路1140 电连接到第一装置组件1120。在实施例中，互连电路1140包括使用上述处理方法的可变电 阻材料存储器实施例。除上述沉积材料外，还可使用例如借助掩模及/或蚀刻等的光刻等 技术来图案化传导电路。在实施例中，装置1100进一步包括第二装置组件1110。第二装置组件1110使用 互连电路1142电连接到第一组件1120。同样地，在一个实施例中，互连电路1142包括使 用上述方法形成的可变电阻材料存储器实施例。第二装置组件1110的实例包括信号放大 器、快闪存储器、逻辑电路或其它微处理电路等。在实施例中，除互连电路外，第一装置组件 1120及/或第二装置组件1110包括使用上述方法的可变电阻材料存储器实施例。图12显示包括如上述形成的可变电阻材料存储器的计算机系统的一个具体实 例。计算机系统1200含有收纳于计算机单元1215中的处理器1210及存储器系统1212。 计算机系统1200仅为含有另一电子系统的电子系统的一个实例。在实施例中，计算机系 统1200含有耦合到处理器1210及存储器系统1212的输入/输出(I/O)电路1220。在实 施例中，计算机系统1200含有耦合到I/O电路1220的用户接口组件。在实施例中，可变电 阻材料存储器实施例耦合到I/O电路1220的多个I/O垫或引脚1230中的一者。I/O电路 1220可然后耦合到监视器1240、打印机1250、大容量存储装置1260、键盘1270及指向装置 1280中的至少一者。将了解，其它组件通常与计算机系统1200相关联，例如调制解调器、装置驱动器卡、额外存储装置等。应进一步了解，计算机系统1200的处理器1210、存储器系统 1212,1/0电路1220及部分隔离的结构或数据存储装置可并入到单个集成电路上。此种单 个封装的处理单元可减少处理器1210与存储器系统1200之间的通信时间。此具体实施方式
涉及以图解说明方式显示其中可实行本发明的具体方面及实施例的随附图式。这些实施例经足够详细地描述以使所属领域的技术人员能够实践所揭示的 实施例。可使用其它实施例且可做出结构、逻辑及电改变，而不背离本发明的范围。各个 实施例未必相互排斥，因此一些实施例可与一个或一个以上其它实施例组合以形成新实施 例。因此，不应将具体实施方式
视为具有限制意义，且此发明的范围仅由所附权利要 求书及所述权利要求书被授权的等效物的完全范围加以界定。说明书中所使用的术语“晶片”及“衬底”包括具有暴露表面的任何结构，借助其 形成电子装置或装置组件，例如集成电路(IC)等组件。术语衬底应理解为包括半导体晶 片。术语衬底还用于指代处理期间的半导体结构，且可包括已制作于其上的其它层，例如绝 缘体上硅(SOI)等。晶片及衬底两者均包括经掺杂及未经掺杂的半导体、由基底半导体或 绝缘体支撑的外延半导体层以及所属领域的技术人员所熟知的其它半导体结构。术语导体应理解为包括半导体，且术语绝缘体或电介质被界定为包括比称为导体 的材料具有更少导电性的任何材料。如本申请案中所使用的术语“水平”被界定为与晶片或衬底的常规平面或表面并 行的平面，而不管所述晶片或衬底的定向如何。术语“垂直”指代垂至于如上文所界定的 水平的方向。例如“在……上(on)”、“侧(side)”(如在“侧壁(sidewall)”中)、“较高 (higher)”、“较低(lower)”、“在……上方(over)”及〃在……之下(under)"的介词相对 于所述常规平面或表面界定为位于所述晶片或衬底的顶部表面上，而不管所述晶片或衬底 的定向如何。提供本摘要以符合37 C. F. R. § 1. 72 (b)，其需要将允许读者快速获取所述技术性 发明的本质的摘要。基于以下理解提交本摘要其并非用于解释或限制本权利要求书的范 围或含义。另外，在前述具体实施方式
中，各种特征可聚集在一起以使本发明合理化。此发 明的此方法不被解释为反映以下打算所主张的实施例需要比每一权利要求中所明确陈述 的特征更多的特征。而是，如以上权利要求书所反映，发明性标的物可存在于比单个所揭示 的实施例的所有特征更少的特征内。因此，以上权利要求书借此并入到具体实施方式
中，其 中每一权利要求本身作为单独实施例。
权利要求
一种方法，其包含通过使用硬掩模在安置于下部半导电衬底上面的上部半导电衬底中形成第一凹部；在所述第一凹部中形成间隔件；形成第二凹部，其至少穿透到所述上部半导电衬底中且在所述上部半导电衬底中形成支柱；在所述支柱中形成掩埋式自对准多晶硅化物字线；邻近所述支柱形成浅沟槽隔离；在所述硬掩模的使所述支柱在其上部表面处暴露的凹部中形成二极管；以及形成耦合到所述二极管的可变电阻材料存储器。
2.根据权利要求1所述的方法，其中在所述支柱中形成所述掩埋式自对准多晶硅化物 字线包括在所述支柱上方且在所述第二凹部中形成金属；以及 加热所述金属以在所述支柱中形成所述掩埋式硅化物。
3.根据权利要求1所述的方法，其中在所述硬掩模的使所述支柱在其上部表面处暴露 的凹部中形成所述二极管包括在所述硬掩模中蚀刻所述凹部；在所述上部表面处，在所述支柱上面及其上形成外延第一膜；以及 在所述外延第一膜上面及其上形成外延第二膜。
4.根据权利要求3所述的方法，其中形成耦合到所述二极管的所述可变电阻材料存储 器包括将所述外延第二膜的一部分硅化以形成硅化物触点； 在所述硅化物触点上形成底部电极； 在所述底部电极上形成可变电阻材料存储器；以及 在所述可变电阻材料存储器上形成顶部电极。
5.根据权利要求1所述的方法，其中在所述硬掩模的使所述支柱在其上部表面处暴露 的凹部中形成所述二极管包括在所述硬掩模中蚀刻所述凹部；在所述上部表面处，在所述支柱上面及其上形成外延第一膜；以及 在所述外延第一膜上面及其上形成第二膜。
6.根据权利要求5所述的方法，其中形成耦合到所述二极管的所述可变电阻材料存储 器包括将所述第二膜的一部分硅化以形成硅化物触点； 在所述硅化物触点上形成底部电极； 在所述底部电极上形成可变电阻材料存储器；以及 在所述可变电阻材料存储器上形成顶部电极。
7.根据权利要求1所述的方法，其中所述间隔件为第一间隔件且形成所述第二凹部， 所述方法进一步包括在所述凹部中且在所述第一间隔件上形成第二间隔件； 在所述第二间隔件下面进行蚀刻以在所述支柱下面形成底切；以及用掩埋式氧化物填充所述底切。
8.根据权利要求1所述的方法，其中所述间隔件为氮化物第一间隔件，在形成所述氮 化物第一间隔件之后且在形成所述第二凹部之前，所述方法包括在所述第一凹部中且在所述氮化物第一间隔件上形成第二间隔件。
9.一种方法，其包含通过使用硬掩模在安置于下部半导电衬底上面的上部半导电衬底中形成第一凹部； 在所述凹部中形成临时间隔件；形成第二凹部，其穿透到所述下部半导电衬底中且在所述上部半导电衬底中形成支柱；在所述下部半导电衬底中且在所述支柱中形成掩埋式氧化物； 移除所述临时间隔件； 在所述支柱上形成氮化物第一间隔件； 在所述氮化物间隔件上形成金属第二间隔件； 邻近所述支柱形成浅沟槽隔离；在所述硬掩模的使所述支柱在其上部表面处暴露的凹部中形成二极管；以及 形成耦合到所述二极管的可变电阻材料存储器。
10.根据权利要求9所述的方法，其中在所述硬掩模的使所述支柱在其上部表面处暴 露的所述凹部中形成所述二极管包括在所述硬掩模中蚀刻所述凹部；在所述上部表面处，在所述支柱上面及其上形成外延第一膜；以及 在所述外延第一膜上面及其上形成第二膜。
11.根据权利要求9所述的方法，其中形成耦合到所述二极管的所述可变电阻材料存 储器包括将外延第二层的一部分硅化以形成硅化物触点； 在所述硅化物触点上形成底部电极； 在所述底部电极上形成所述可变电阻材料存储器；以及 在所述可变电阻材料存储器上形成顶部电极。
12.—种设备，其包含上部半导电衬底，其安置于下部半导电衬底上面，其中所述上部半导电衬底包括由浅 沟槽隔离结构隔离的支柱；外延第一膜，其安置于所述支柱的上部表面上；第二膜，其安置于所述外延第一膜上面及其上，其中外延第一膜与外延第二膜形成二 极管；自对准多晶硅化物字线，其安置于所述外延第一膜下面。
13.根据权利要求12所述的设备，其进一步包括 硅化物触点，其接触所述外延第二膜；底部电极，其安置于所述硅化物触点上；可变电阻材料存储器，其安置于所述底部电极上；以及顶部电极，其安置于所述可变电阻材料存储器上。
14.根据权利要求12所述的设备，其进一步包括安置于所述掩埋式自对准多晶硅化物 字线上面的间隔件。
15.根据权利要求12所述的设备，其进一步包括填充所述支柱中的底切的掩埋式氧化物层。
16.根据权利要求12所述的设备，其进一步包括间隔件，其安置于所述掩埋式自对准多晶硅化物字线上面；以及 掩埋式氧化物层，其填充所述支柱中的底切。
17.一种设备，其包含上部半导电衬底，其安置于下部半导电衬底上面，其中所述上部半导电衬底包括由浅 沟槽隔离结构隔离的支柱；外延第一膜，其安置于所述支柱的上部表面上；外延第二膜，其安置于所述外延第一膜上面及其上，其中外延第一膜与外延第二膜形 成二极管；金属字线，其被间隔开且紧接所述二极管安置。
18.根据权利要求17所述的设备，其进一步包括 硅化物触点，其接触所述外延第二膜；底部电极，其安置于所述硅化物触点上；可变电阻材料存储器，其安置于所述底部电极上；以及顶部电极，其安置于所述可变电阻材料存储器上。
19.根据权利要求17所述的设备，其进一步包括填充所述支柱中的底切的掩埋式氧化物层。
20.一种装置，其包含第一装置组件；第二装置组件，其耦合到所述第一装置组件；以及可变电阻材料存储器二极管装置，其耦合到第二装置组件，其中所述可变电阻材料存 储器二极管装置包括安置于所述二极管下面的掩埋式白对准多晶硅化物字线或被间隔开 且紧接所述二极管安置的金属间隔件中的至少一者。
21.根据权利要求20所述的装置，其中所述二极管包括接触所述二极管的硅化物触点。
22.根据权利要求20所述的装置，其中所述可变电阻材料存储器选自合金、准金属组 分、金属氧化物及硫族化物。
23.一种计算系统，其包含 处理器；存储器系统，其中所述存储器系统包括耦合到第二装置组件的可变电阻材料存储器二 极管装置，其中所述可变电阻材料存储器二极管装置包括安置于所述二极管下面的掩埋式 自对准多晶硅化物字线或被间隔开且紧接所述二极管安置的金属间隔件中的至少一者。
24.根据权利要求23所述的计算系统，其中所述二极管包括接触所述二极管的硅化物 触点。
25.根据权利要求23所述的计算系统，其中所述可变电阻材料存储器选自合金、准金 属组分、金属氧化物及硫族化物。
全文摘要
本发明涉及可变电阻材料存储器，其包括安置于二极管下面的掩埋式自对准多晶硅化物字线。可变电阻材料存储器包括被间隔开且紧接所述二极管的金属间隔件。方法包括形成所述掩埋式自对准多晶硅化物字线及所述金属间隔件中的一者。装置包括所述可变电阻材料存储器及所述掩埋式经自对准多晶硅化的字线与所述间隔件字线中的一者。
文档编号H01L21/8247GK101803025SQ200880107834
公开日2010年8月11日 申请日期2008年9月18日 优先权日2007年9月19日
发明者刘峻, 迈克尔·P·瓦奥莱特 申请人:美光科技公司