专利名称：包含设计用于无铝焊块连接的管芯区的半导体器件以及设计用于无铝引线键合的测试结构的制作方法
技术领域：
本发明大体上系关于集成电路之形成，且尤关于用于设置安排成用于管芯区域 中之直接焊块(solder bump)连接之焊块结构之生产线之后端处理，同时使接合垫(bond pad)之引线键合(wire bonding)能位于如半导体器件之框架(frame)区域之管芯区域之 外侧。
背景技术：
于制造集成电路中，通常需要封装芯片且设置导脚及端点用于连接芯片电路与周 边(periphery)。于一些封装技术中，芯片、芯片封装件或其它适合的单元能通过从所谓的 焊块而形成之焊球(solder ball)来连接，该焊球系形成于至少一单元之对应层上，例如于 微电子(microelectronic)芯片之介电钝化层(passivation layer)上。为求连接微电子 芯片与对应的承载件，而连接两个个别单元之表面，亦即，例如包括复数集成电路及对应的 封装件之微电子芯片系已于其上形成适当的焊垫配置，以于使设置于如微电子芯片之单元 的至少其中之一上之焊块进行回焊(reflow)后电性连接两单元。于其它技术中，可能必须 形成将与对应的焊线连接之焊块，或可能使焊块与另一作用为散热件(heatsink)之衬底 之对应的焊垫区域接触。因此，可能需要形成能分布于整个芯片面积上之大量焊块，从而提 供例如1/0(输入/输出)能力以及需要用于现代微电子芯片之高频应用之所需低电容安 排，其中，该现代微电子芯片通常包含例如微处理器及存储电路等之复杂电路，且/或包含 形成完整复杂电路系统之复数集成电路。于现代集成电路中，如铜及其合金之高导电金属，系用于容纳于器件操作期间遇 到之高电流密度。因此，金属化层能包括由铜或铜合金形成之金属线或通孔(via)，其中，最 后之金属化层可提供用于连接至将形成于铜基(copper-based)接触区域上方之焊块之接 触区域。能根据业已于复杂铝基微处理器中有效用于形成焊块结构之已确立之金属铝来实 施用以形成焊块之后续技术流程中铜之处理(其自身为高度复杂制造时期(phase))。为此 目的，于铜基接触区域上形成适当的阻障层或粘附层，接着形成铝层。随后，根据覆铝接触 区域(aluminum-coveredcontact area)而形成包含辉块之接触层。为求于对应的焊垫上设置数百或数千个机械性稳固之焊块，焊块之附接程序需 要审慎设计，其系因可能仅由于其中之一个焊块故障而使整个器件无法使用之故。为 此理由，一个或多个审慎选择的层大体上系置放于焊块与下方之包含覆铝接触区域 之衬底或晶圆之间。除了重要角色以外，该些于此亦称为块底金属化层(underbump metallizationlayer)之接口层，能扮演赋予焊块充足机械黏着力至下方接触区域 及周围保护材料之角色，该块底金属化层必须进一步符合关于扩散特性(diffusion characteristic)及电流导电率(current conductivity)之需求。关于前者之问题，块底 金属化层必须设置适当的扩散阻障层以防止常为铅(Pb)及锡(Sn)之混合物之焊接材料 (solder material)侵袭芯片的下方金属化层，从而破坏或负面影响其功能性。而且，例如铅之焊接材料迁移至其它可能会因铅之辐射性衰减而大幅影响器件性能之敏感器件区域 (例如，进入介电质内)的情事必须通过块底金属加以有效抑制。关于电流导电率，用作为 焊块与芯片之下方金属化层之间之互连之块底金属，必须呈现出不会不适当增加金属化焊 垫/焊块系统之总电阻值之厚度以及特定电阻值。此外，块底金属将于焊块材料电镀期间 用作为电流分布层(current distribution layer)。电镀目前为较佳的沉积技术，这是因 亦使用于本技艺之焊块材料之物理气相沉积(physical vapor deposition)需要复杂的掩 膜技术，以避免因掩膜与热金属蒸气接触时之热膨胀而导致之任何不对准(misalignment) 之故。而且，于完成沉积技术之后，不伤害焊垫而去除金属掩膜系极为困难的，尤其是当处 理大型晶圆或缩小相邻焊垫间之间距时尤然。如CPU等之进阶半导体器件之复杂度，通常需要准备特定设计的测试结构，用于 评定质量及因此评估制造流程与所用材料之可靠度。做为用于生产线之前端技术之一 个重要范例，可提及场效晶体管之闸极介电质，其质量必须受到监测，以求能评估晶体管 器件之操作行为。相似地，许多生产线之后端技术可能需要彻底监测，例如，电迁移行为 (electromigration behavior)或精密导线结构之大体上由压力导致之降级，尤其当典型 地增加之低k介电材料与如铜等之高导电金属一起使用于导线层时尤然。特定设计的测试 结构为避免消耗珍贵的芯片面积，通常并未设置于实际管芯区内，而是位于如封装前用于 切单(dice)衬底之划线路径(scribe lane)之周边。虽然对于复杂电路而言，经由焊块结 构直接连接管芯区域与适当的承载衬底系较佳技术，然而因测试结构之引线键合至个别封 装件能比直接焊块连接较为价廉且快速，故通常能根据众所公认的引线键合技术来完成测 试结构之组合。而且，于测试结构中，接合垫之间的间距(Pitch)通常可能选择成比焊块之 配置还小。引线键合技术系已广为用于铝基接合垫，而已确立的技术亦有益于形成基于铝的 焊块结构。另一方面，由于在以基于铜而设置(亦可能与低k介电材料结合)之精密金属 化系统中，铝基焊块结构之形成可能导致比直接基于铜基接触区域形成焊块结构之方式更 加复杂之技术流程，故花费巨大努力于生产线后端(back end of line, BE0L)技术中建 立用以避免使用铝之技术技术。然而，由于铜表面之非同构型自身氧化(inhomogeneous self-oxidization)结合广泛腐蚀(extensive corrosion)可能造成高度不可靠的接合连 接，而使于铜接合垫上之接合非常难以达成。为此理由，可能还是企图利用已确立的铝基焊 块结构技术结合众所公认的引线键合技术之架构(infrastructure)，来基于铝制造包含实 际管芯区域及个别测试区域之金属化系统，从而却造成铜基金属化系统之增加的技术复杂 度，如同将参照图Ia至图Id而详加描述者。图Ia系概要说明于进阶制造阶段中习知半导体器件100之剖面图。半导体器件 100包括衬底101，系能于其中已形成而为求便利并未显示于图Ia中之电路组件及其它微 结构特征。而且，该器件100包括一个或多个包含铜基金属线及通孔之金属化层，其中，为 求便利，系显示为最终之金属化层(very last metallization layer) 107，其能包括于其 中已形成第一铜基金属区107D及第二铜基金属区107T之介电材料107A。亦即，金属区 107D及107T能以铜或铜合金形成，且可能结合相关的阻障材料(未显示)，以便抑制介电 材料107A与铜材料之间的任何相互作用(interaction)。金属区107D能按照特定电路配 置而电性连接至代表集成电路之任何电路组件，而金属区107T能代表连接至代表测试结构之个别器件特征之接触区域，以对特定器件性质进行判定，例如，电迁移性能、间极介电 质可靠度等。因此，金属化层107中包含接触区域107D的部分系能对应管芯或器件区105D， 而金属化层107中包括接触区域107T的部分系能对应器件100的测试区105D。举例而言， 器件区105D能代表能于将器件100切单成分开的实体之后代窗体一具功能的单元之管芯 区域，而不能操作性地连接至器件区105D的测试区150T则代表当操作器件区105D中之个 别电路时在器件100中不能被利用之个别区域。举例而言，器件区105D能代表通过管芯封 胶(seal)(未显示)与测试区150T分开之管芯区域，该封胶通常系用于保护实际管芯区域 免于切单衬底期间受损。半导体器件100进一步包括以如氮化硅(silicon nitride)、碳化硅(silicon carbide)、及含氣白勺碳化(nitrogen-containing silicon carbide)等适当材料形成之 盖层(cap layer) 106，以便于局限接触区域107D、107T之非暴露部分之铜材料。而且，还设 置如由二氧化硅(silicon dioxide)及氮氧化硅(silicon oxynitride)等构成之第一钝 化层103A。再者，可设置如二氧化硅及氮氧化硅等形式之第二钝化层103B。如图所示，钝 化层103A、103B系使接触区域107D、107T之适当部分暴露，其中，该适当部分系需要于稍后 之制造阶段中用于形成个别焊块于器件区105D中，以及于测试区150T中用于形成引线键 合之铝基接合垫。如先前解释，设置用于连接器件区105D及测试区150T至个别承载衬底 之不同接触区域，可提升获得基于区150T的测试结构的技术效率。能根据下列技术形成如图Ia所示之半导体器件100。起初，能根据已确立的技 术技术制造衬底101及任何包含于其中之电路组件，其中，于精密应用中，能形成具有约 50nm或更小的大小规模之关键尺度之电路组件，接着制造一个或多个能包含铜基金属线及 通孔之金属化层107，其中，通常将低k介电材料用于至少一些介电材料，如材料107A。形 成金属化层107之步骤系能包含盖层106之沉积，从而局限任何铜基材料(如区域107D、 107T)。接着，能于盖层106上根据如电浆增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)等任何适当沉积技术而形成钝化层103A、103B。其后，实施光微 影(photolithography)技术以设置光阻掩膜(photoresist mask)(未显示)，其系具有实 质上决定用于连接至器件区105D中之焊块结构及连接至区150T中之引线键合垫之实际接 触区域的形状及尺度。随后，层堆栈103能根据先前定义的阻罩(resist mask)而形成开 口，之后便能通过已确立的技术去除该阻罩。图Ib系概要说明于进一步进阶制造阶段中之习知半导体器件100，该制造阶段中 系能于接触区域107D、107T上以及钝化层103A、103B之侧壁部分与局部水平部分上形成阻 障/粘附层104。该阻障/粘附层104能例如由钽(tantalum)、氮化钽(tantalum nitride)、 钛(titanium)、氮化钛(titanium nitride)或其它相似金属及其化合物构成，且通常用来 与铜金属化系统结合，以求有效减少铜扩散及增进铝层105之黏着。通常，能通过先沉积阻 障/粘附层104 (例如，根据溅镀(sputter)沉积技术)接着沉积铝层105 (例如，根据溅镀 沉积及化学气相沉积等)而形成如图Ib所示之器件100。接着，实施微影(lithography) 技术，从而形成阻罩(resist mask)(未显示)，该阻罩能于反应蚀刻(reactive etch)技术 期间用作为蚀刻掩膜，能如根据复杂氯基蚀刻化学性质(chlorine-based etchchemistry) 实施该反应蚀刻技术以获得如图Ib所示之图案化的铝层105。再者，个别蚀刻技术亦能包 含用于蚀刻穿透阻障/粘附层104之分开蚀刻步骤，再通过湿蚀刻技术用于去除任何于复
6杂铝蚀刻步骤期间产生之腐蚀蚀刻剩余物。图Ic系概要说明于进一步进阶制造阶段中之半导体器件100，该制造阶段中系于 器件100上方形成能称为最终钝化层(final passivationlayer)之另外的钝化层103C， 这是因层103C能代表最后介电层而于其中及其上之器件区105D中形成焊块结构之故。另 一方面，结合钝化层103A、103B而能因此代表最终钝化层堆栈103之钝化层103C能被图案 化，比便暴露测试区150T之重要部分，从而提供用于后续阶段中个别的铝层105之引线键 合之所需表面形貌(topography)。能以光敏性聚亚酰胺(photosensitive polyimide)材 料形成钝化层103C，该材料能根据光微影之曝光与“显影”而图案化，以获得实质上暴露的 测试区150T以及于器件区105D中用于暴露铝层105的至少重要部分之个别开口。于图案 化最终钝化层103C后，能形成适当的阻罩(未显示)以定义器件区105D中焊块之侧向尺 度，同时基本上覆盖测试区150T以避免焊接材料沉积于其中。应了解的是，器件区105D能 按照器件需求包括多个暴露的铝基金属区，其中，器件区105D之整个表面区域系实质上能 供设置个别的焊块之用。另一方面，于测试区150T中以适当距离安排接触区域107T以允 许所需数量之输入/输出端点，而亦获得个别的先行条件(pre-condition)以于稍后制造 阶段中根据测试区150T的测试结构之组合期间用于实施引线键合技术。于形成个别阻罩 前，能形成亦能称为块底金属化层系统之适当导电衬垫(conductive liner)系统，其能包 括带有如钛(titanium)及钨(tungsten)等适当的导电材料之二层或更多分开的层，通常 从扩散阻碍(diffusion block)特性及黏着等的观点而使用该适当的导电材料。再者，能 设置一个或多个额外层充当为后续电镀技术之适当的基底层(base layer)，以将如锡及铅 之适当的焊接材料或任何其它如无铅化合物等之焊接材料，填入定义于阻罩内之开口。图Id系概要说明于上述技术顺序之后及于去除任何阻抗(resist)材料之后之半 导体器件100。因此，器件100包括形成于块底金属化层108上之焊块109，该块底金属化 层108能视技术及器件需求而定包括二个或更多个次层108A、108B。另一方面，于测试区 150T中，铝层105系因此而定义被配置成在根据测试区150T之个别测试结构之组合期间用 于进行引线键合，如先前解释者。因此，于上述之习知方式中，有效引线键合技术能用于组合测试区150T，而焊块 109能藉此设置于器件区105D，然而需要用于沉积及图案化阻障/粘附层104及铝层105 之复杂技术顺序，而于器件区105D及测试区150T中亦造成明显不同的钝化层堆栈。亦即， 由于于后续阶段将实施引线键合技术，测试区150T之重要部分可能不再包含最终钝化层 103C，其可能相较于实际之器件区105D降低根据测试区150T所获得之个别测量结果之确 实性(authenticity)。本发明系针对能够避免或至少减少一个或多个上述问题之影响的各种方法及器 件。
发明内容
下列提出本发明简化的总结，以提供本发明一些态样之基本的理解。此总结并非 本发明彻底的概要。其并非有意于识别本发明重要或关键的组件，或是描绘本发明之范畴。 其唯一的目的系在于以简化的形式表示一些概念来作为稍后讨论之更详细说明的序言。大体而言，揭露于此之主题系关于基于铜基金属区于器件区中形成焊块结构之技术及个别半导体器件，从而避免用于形成阻障/粘附层及铝材料之高度复杂沉积与图案化 技术，而亦提供能于个别测试区进行引线键合且避免铝基技术步骤之可能性。而且，揭露于 此之主题系于测试区及实际器件区中提供实质上相似的最终钝化层堆栈，于一些例示态样 中，当衬底意图专用于可靠度测试时，该测试区与该实际器件区能于相同衬底中完成。因 此，本发明揭露内容能无需铝基技术而使高度效率技术技术用以于器件区中形成焊块结构 且于测试区中形成引线键合结构，从而免除依据其它需要用于铝技术之设备及无尘室区域 (clean room area)的资源，而且还提供关于个别测试结构之引线键合之优点。一揭露于此之例示方法，包括形成最终介电层堆栈于形成于衬底上方的最后金 属化层上方，其中，该最后金属化层包括连接至包含半导体器件之器件区之第一接触区 域，及连接至测试区之第二接触区域。该方法进一步包括图案化该最终介电层堆栈以暴露 该第一及第二接触区域，且于该第一及第二接触区域上形成金属堆栈，其中，该金属堆栈之 顶部层被配置成能够进行引线键合。另一揭露于此之例示方法，包括于多个衬底上形成最后金属化层，其中，每个衬 底包括器件区及测试区。再者，该方法包括选择该些多个衬底中之一衬底作为测试衬底以 用于评定(assess)设置于该器件区之半导体器件之一个或多个特性。而且，于所选择的测 试衬底的测试区及器件区中形成最终介电层堆栈。该方法额外还包括于该测试衬底之器 件区及测试区中形成金属堆栈，其中，该金属堆栈系连接至该最后金属化层且能直接进行 引线键合。再者，该方法包括于该些多个衬底之非选择的衬底的至少器件区中形成具有与 最终介电层堆栈相同结构之介电层堆栈，且形成另外的金属堆栈。最后，该方法包括形成 焊接材料于形成于该非选择的衬底上之该另外的金属堆栈。一揭露于此之例示中间半导体产品(intermediate semiconductorproduct)，包 括衬底及形成于该衬底上方且包括半导体器件之多个管芯区。该半导体产品进一步包括 位于侧向相邻于多个管芯区中之一者或多者的测试区。再者，金属化系统包括跨越该些多 个管芯区及该测试区而形成的最后金属化层。该中间半导体产品进一步包括形成于该些 多个管芯区及该测试区中的最终介电层堆栈，其中，该最终介电层堆栈于该些多个管芯区 及该测试区中具有相同配置。最后，该中间半导体产品包括形成于最终介电层堆栈中的测 试区中之金属层堆栈，系具有顶部金属层，其配置成能引线键合至该顶部金属层。
通过参照下列说明配合随附图式可理解本发明，其中，相似的组件符号识别相似 的组件，且其中图Ia至图Id系概要说明于各种不同的制造阶段期间，按照基于铝之习知策略 于器件区中形成焊块结构及于测试区中形成引线键合结构之习知精密半导体器件之剖面 图；图2a系概要说明于器件或管芯区及测试区上方形成最终金属化层后之半导体器 件；图2b系按照例示实施例而概要说明使技术将衬底分类为可靠度或测试衬底或者 分类为产品衬底之决定；图2c至图2f系按照进一步例示实施例而概要说明于各种不同的制造阶段期间，
8于测试区中根据能具有与于实际器件区相同配置之共通(common)最终介电层堆栈而形成 配置用于引线键合之接触结构之剖面图；图2g系按照又一例示实施例而概要说明包含增进引线键合能力之接触结构之半 导体器件；图2h至图2j系按照例示实施例而概要说明于各种不同的制造阶段期间，于产品 衬底中之实际管芯区上方形成焊块结构而无需在个别测试区中形成引线键合结构之半导 体器件之剖面图；以及图2k系按照复一例示实施例而概要说明于制造时期期间，于管芯区中形成焊块 结构而同时根据相同的最终介电层堆栈于测试区中形成引线键合结构之半导体器件之剖 面图。虽然揭露于此之主题容许各种修改及替代形式，但其特定实施例已通过附图中的 范例充分显示并且在此详细说明。然而，应理解的是，于此描述之特定实施例并非有意将本 发明限定于所揭露的特定形式，相反地，本发明系要涵盖落入附加的申请专利范围所定义 之本发明的精神及范畴内之所有修改、等效物、及替代物。
具体实施例方式以下描述本发明之各种例示实施例。为求简洁，于此说明书中并未描述所有实际 实作之特征。当然，应了解到，任何此种实际之实施例之开发，必须作出许多实作特定的决 策以达到开发者的特定目标，例如随着不同实作而变化之符合系统相关及与商业相关之限 制条件(constraint)者。此外，将了解到，此种开发工作可能是复杂且耗时的，但对受惠于 此揭露内容之熟习该技艺者而言仍将是例行工作。现将参照附图描述本发明。各种结构、系统及器件系仅为了说明之目的而描绘于 图式中，以便不会让熟习此项技术者已熟知之细节模糊了本发明内容。不过，还是包含附图 来说明与解释本揭示之例示范例。应以熟悉该项技艺者所认定之意义来理解和解释本文中 的字汇与词组。本文前后一致使用的术语以及词组并无暗示特别的定义，亦即，特别定义系 指与熟悉该项技艺者认知之普通惯用的定义所不同之定义。如果一个术语或词组具有特别 定义，亦即非为熟悉该项技艺者所理解之意义时，本说明书将会直接且明确的提供其定义。于一些揭露于此之例示态样中，提供改良的技术，其能例如通过避免利用铝而减 少的技术复杂度，同时形成适当的焊块结构，而亦维持至少以所专用的可靠度或于测试衬 底中使用有效引线键合技术之能力。为此目的，能以于实际管芯或器件区域及测试区域中 相同的配置而设置最终介电层堆栈(亦即，包括带有最终介电钝化层之适当钝化层堆栈之 层堆栈)，并结合能够形成适当焊块结构且亦允许有效引线键合技术之适当金属层堆栈。金 属层堆栈能因此根据如电化学沉积技术(electrochemical deposition process)之适当 沉积技术而形成，以设置作为与焊块材料有关之有效阻障材料之材料，同时亦提供作为有 效引线键合材料之可能性，其中，于一些揭露于此之例示态样中，能例如以金的形式额外设 置适当的顶部金属层，从而更进一步提供增进的引线键合能力。于一些揭露于此之例示实施例中，能以亦能使用于其它制造阶段中之个别金属成 分的形式而设置金属层堆栈之金属，从而减少用于维护生产线后端技术之额外资源之需 要，且减少总生产成本。再者，因能避免高度复杂铝基沉积及图案化技术，而能达成缩短的循环时间(cycle time)且同时亦能增加生产量(production yield)。更甚者，因能于器 件区域及测试区域中以一致的配置设置最终介电层堆栈，而能达成与评定生产线后端处理 之技术特性及材料特性有关之大幅增进的确实性，例如当相对于如参照图Ia至图Id所解 释之习知策略，其个别测试区域实质上缺乏最终钝化层而相较于实际半导体器件可能造 成个别测试结构之明显不同的机械及化学特性。而且，于一些例示实施例中，可通过于制 造流程之适当阶段做决定而获得高度有效的总技术流程，该适当阶段系例如于形成最终 金属化层及为了判别个别衬底必须用为可靠度衬底还是必须视为常规产品衬底(regular production substrate)而鉴定(evaluate)该最终金属化层之后。对于所专用的测试衬底 而言，经修改的制造顺序能用以于测试区中设置个别引线键合垫，而可能于器件区上方无 需实际焊块结构。另一方面，能根据高度有效流程进一步处理产品衬底，其中，于该亮度有 效流程中，引线键合垫于该些产品衬底的测试区中之制造能省略或能仅局部完成，以便减 少所需技术步骤之数量。于其它揭露于此之例示态样中，能操作的焊块结构能设置于管芯 区中，而具功能的引线键合结构亦能设置于测试区中，却还提供相较于习之策略较为减少 的技术复杂度。图2a系概要说明于进阶制造阶段中之半导体器件200。亦即，半导体器件200 能包括能代表任何用于于其中及其上形成器件特征之适当承载件材料之衬底201， 该器件特征系例如电路组件及微机械特征等。举例而言，衬底201能代表硅基块衬底 (silicon-based bulk substrate)、绝缘体上覆(silicon-on-insulator, S0I)衬底及 已形成SOI区域或硅基块区域于其中之衬底等。衬底201能分为对应欲形成具功能实体 (entity)之区域之复数器件区250D，例如集成电路及结合电子电路之微机械器件等。一 个或多个器件区250D(为求便利，仅以于图2a中显示一个)能代表进阶集成电路之个 别管芯区域或区。另一方面，衬底201能包括能于其中设置下述之微结构特征之区域，亦 即，该微结构特征并未有意于变成“具功能的”实体，而是能于生产流程期间及之后用于 评估技术流程特征及材料等。个别区域能称为测试面积250T，且能定位成侧向相邻于实 际器件区250D，其中，实际器件区250D能例如通过管芯封胶区域(亦即，个别含金属轮廓 (delineation)区域等)而与测试区250T分开。因此，衬底201能于其中或于其上已形成 器件层202，该器件层202能包括多个于器件区250D中之电路组件202D且亦能包括一个 或多个位于测试区250T中的测试特征202T。举例而言，测试特征202T能包含用于评估闸 极介电质之可靠度及半导体材料之应变特性等之个别组件。相似地，于器件200之较高阶 层(level)中，测试结构202T能包含用于评估在实际器件区250D中使用之个别金属化系 统之可靠度之金属化特征，该可靠度系例如与电迁移或其它应力诱发接触降级机构有关。再者，半导体器件200能包括多个金属化层，其系包含有金属线及连接不同堆栈 金属阶层之金属线之通孔，于一些例示实施例中，能根据铜材料结合低k介电材料形成该 堆栈金属阶层，该低k介电材料能被理解为具有等于或小于3. 0之相对介电常数(relative permittivity)之介电材料。为求便利，金属化层207系如图2a所示，且代表器件200的最 终金属化层。因此，金属化层207能包括能以低k介电材料组成之介电材料207A，其系可能 结合如二氧化硅、氮化硅、及氮氧化硅等之习知介电质。再者，个别金属区207D、207T能形 成于介电材料207A中，且能于一些例示实施例中，代表铜基金属区，其能包括结合适当阻 障材料(未显示)之铜及铜合金。应了解的是，于器件区250中之金属区207D(于图2a中仅显示其中一个)系能以适合于其上形成焊块结构的适当侧向尺寸及位置设置，其中，该 焊块结构系于切单衬底201之后为了使承载衬底直接接触至器件区250D而需要者。相似 地，于测试区250T中之金属区207T(为求便利仅显示其中一个)系为适当尺度及位置，以 便能够进行仍将形成之对于个别接合垫之引线键合。除了于盖层206 (图2c)上方设置任何钝化层以外，能根据相似于参照半导体器件 100之技术技术而形成如图2a所示之半导体器件200。如先前讨论，于制造如器件200之精密半导体器件期间，必须实施多个调查 (inspection)及测量步骤，以监测及控制个别制造技术。为此目的，能位于测试区250T或 其它任何如器件区250D之区域中的测试结构，系能用于获得所需测量资料。举例而言，于 形成如金属化层207之金属化层中之个别一层之后通常能实施个别测量程序，以获得与故 障率及电特性等相关之测量数据。举例而言，能根据最后金属化层207实施个别测量，以决 定电性参数及制造流程特性等。按照揭露于此之例示实施例，能于实施用于最终金属化层 之个别测量技术之前或直到该技术之任何时间点，决定器件200之衬底201将视为测试衬 底或者为产品衬底。图2b系概要说明总制造技术流程260之一部分，其中，能于形成适当焊块结构 及引线键合结构之前之任何时间点，对于考虑中之衬底(如衬底201)是要用作为如用于 可靠度评定的测试衬底、或不需要对测试区250T进行引线键合之实际产品衬底而做出决 定261。能于任何时间点做决定261，其中，于一例示实施例中，能于形成最后金属化层207 及实施个别测量技术以获得测量数据之后做决定261。举例而言，电性测量数据能标示 (indicate)器件特征202D可能具有次等(inferior)性能，于此情况中，衬底201可被视为 可靠度衬底或测试衬底以便基于减少的性能特性获得信息，同时，倘若器件区250D中之一 些或全部区域将不使用为实际产品，则不会明显造成减少的产量。于其它情况中，于形成焊 块结构及引线键合结构之前，能选择技术流程260中之任何时间点作为用以做决定261之 适当时间点。因此，于图2b中所示之实施例中，技术流程260能分裂成对应决定261中之 “是”之第一分支260T及对应决定261中之“否”之第二分支260D。因此，于图2b中所示之 实施例中，能接续不同技术顺序260D、260T，以便增进总技术效率，这是因为例如将于稍后 描述之技术260D期间能提供降低的技术复杂度，从而能根据较不复杂的制造步骤制造实 际产品衬底之故。于另一方面，能按照技术流程260T处理极为有限数量的测试衬底，其中， 能使用一个或多个额外的技术步骤，以于测试区250T中设置所需引线键合结构，且还提供 相应于技术流程260D之高度兼容性(compatibility)，亦即，至少能以相同配置形成最终 介电钝化层堆栈，从而提供个别测量数据之高度兼容性。参照图2c至图2g，将描述对应技术流程260T之实施例中各种不同制造阶段期间 之半导体器件200，亦即，当半导体器件200之衬底201已于决定261期间被选择为可靠度 或测试衬底。如图所示，半导体器件200于此制造阶段中能包括金属化层207，其包括如以氮 化硅、碳化硅、及含氮的碳化硅的形式的盖层206，以便可靠地局限金属区207D、207T。能 设置能以任何如二氧化硅及氮氧化硅等之适当材料构成之一个或多个钝化层203A、203B。 于所示之实施例中，能设置例如以二氧化硅及氮氧化硅的形式的二层不同的钝化层203A、 203B，而于其它例示实施例(未显示)中，只要能获得所需保护效果，便能使用任何其它数
11量的层。举例而言，能根据适当材料组合及层厚度而设置单一钝化层或大于二个单独钝化 层。举例而言，因一个或多个钝化层203A、203B能不暴露于复杂蚀刻技术，而用于图案化阻 障层及铝层之习知策略中则需要暴露，所以钝化层203A、203B能选择与如参照图Ia至图 Id所述之习知方式不同之类型及厚度。因此，能以较少的限制条件设置一个或多个钝化层 203A、203B，从而于选择适当材料中提供增进的弹性，而可能结合减少总层厚度。而能根据 如PECVD等已确立的沉积技术形成钝化层203A、203B。图2d系概要说明于进一步进阶制造阶段中最终钝化层203C形成于钝化层203A、 203B上方之半导体器件200。层203A、203B及203C能因此定义如先前与器件100有关而 定义的最终介电层堆栈，亦即，该最终介电层堆栈203系代表能于其中及其上形成焊块结 构及/或引线键合结构的最终介电材料，如于稍后将详加描述。于一些例示实施例中，能以 聚合物材料的形式而设置最终钝化层203C，该聚合物材料于一些情况中能设置成如光敏性 聚亚酰胺之光敏性材料，其能根据适当的微影技术通过暴露层203C而被图案化，以便于其 中形成潜像(Iatentimage)，该潜像能于后续被“显影”而形成分别对应金属区207D、207T 之个别的开口 203ο。于一些例示实施例中，当不需要“存取(access)”金属区207D时，能 将最终钝化层203C图案化成实质上完全覆盖器件区250D。于任何情况中，最终介电层堆栈 203能以相同配置设置于区250D及区250T 二者，而无需在区250T中鉴于提供适合于引线 键合之表面形貌之观点而设置缺少最终钝化层203C之延伸的部分。图2e系概要说明于进一步进阶制造阶段中之半导体器件200。如图所示，器件200 能包括能视为“块底金属化层”类型之导电衬垫材料(conductive liner material) 208, 然而，其能不与焊块材料直接接触，如将于稍后详加解释。导电衬垫材料208能包括由不同 材料构成之二个或更多个次层208A、208B，以提供所需与黏着、扩散阻碍能力及沉积特性等 有关之特性。于一例示实施例中，导电衬垫材料208能包括以具有厚度范围约50至150nm 的钛层形式之第一层208A，例如约80至120nm之厚度。于其它例示实施例中，层208A能由 对应上述范围之厚度的钛及钨所构成。因此，层208A能提供相对于下方之能由铜、铜合金、 或其它适当金属构成之金属区207D、207T之充足黏着力。再者，能以能够促使后续另外金 属之沉积以填充开口 203ο之材料的形式来设置第二导电层208Β，其亦能提供与引线键合 技术及亦与焊块结构之形成间之所需兼容性。于一例示实施例中，能以具有厚度范围约100 至300nm之铜层形式而设置层208B。举例而言，于一些实施例中，层208B能具有约180至 220m之厚度。而且，于此制造阶段中，器件200能进一步包括如光阻掩膜形式之沉积掩膜211， 其能至少暴露开口 203ο。掩膜211能因此定义形成于测试区250Τ中个别的接合垫的最终 侧向尺度，而于所示之实施例中，倘若需要，掩膜211亦能定义于器件区250D中焊块结构之 侧向尺度。于图2e中所示之器件200能根据下列技术而形成。钝化层203A、203B之暴露部分 能根据开口 203ο而被蚀刻，其中，盖层206亦能被形成开口，从而暴露至少金属区207Τ及 (于所示之实施例中)金属区207D之一部分，从而亦定义个别接触区域(为求便利亦可称 为接触区域207T、207D)。其后，能根据如溅镀沉积等之适当沉积技术例如以层208A、208B 的形式形成导电层208。举例而言，用于钛、钛/钨、铜及多个其它材料之溅镀沉积技术为 该项技艺中已确立者，而能用于形成导电层208。接着，能例如根据光微影技术使用适当的
12微影掩膜而形成沉积掩膜211，以定义仍欲形成于测试区250T中之引线键合结构之侧向尺 度及位置。根据沉积掩膜211，适当的金属能通过电化学沉积技术填入开口 203ο，其中，层 208Α.208Β能充当为有效电流分布层，且亦能充当为用于使考虑下之金属之电化学沉积起 始之材料表面。于一例示实施例中，沉积于开口 203ο中之金属能包括镍，而于其它实施例 中，能使用如钨等之其它适当材料。图2f系概要说明于进一步进阶制造阶段中之器件200。如图所示，器件200能包括 金属堆栈212T，其至少于测试区250T包含层208A、208B的部分及如镍及钨等之金属213。 于一例示实施例中，选择金属213以便能够使直接引线键合能于其表面部分进行。举例而 言，已确立的引线键合技术可利用镍。于所示之实施例中，个别金属层堆栈212D亦设置于 器件区250D，其于此制造时期中，关于各种不同金属层208A、208B及213之顺序，能具有与 金属层堆栈212T相同之配置。金属213能以实质上由最终介电层堆栈203之厚度及所需 之超出高度所定义之厚度或高度213H而设置，且能根据个别电化学沉积技术之沉积时间 而调整。于一些例示实施例中，高度213能视技术及器件需求而调整至约1至3 μ m之范围。 经由范例，于一些情况中，高度213H能选择为约1. 8至2. 2 μ m。于金属层213之电化学沉 积之后，能例如根据已确立之阻剂蚀刻(resist etch)技术而去除沉积掩膜211，接着为用 于以去除层208B、208A之暴露部分的蚀刻技术，从而使金属层堆栈212T设置成电性隔离之 层堆栈。层208A、208B之暴露部分之去除能根据如确立的湿化学蚀刻技术或电浆辅助蚀刻 (plasma assisted etch)技术或任何其结合之已确立的蚀刻技术来完成。于对应的蚀刻技 术期间，金属213能用作为有效蚀刻掩膜，其中，蚀刻下(under-etching)之特定幅度能视 技术策略而定。举例而言，当使用钛或钛/钨材料结合铜材料于层208A、208B时，因该些材 料时常用于习知半导体器件中之块底金属化层，而能使用个别的习知蚀刻配方(recipe)。因此，按照技术流程260T(参见图2b)，金属层堆栈212T系能设置于测试区250T 中(及倘若需要可能于器件区250D中)，其中，堆栈212T之顶部层(亦即，所示实施例中之 材料213)能配置成基于组合测试区250T而使其能直接结合线。再者，用于形成最终介电 层堆栈203之技术流程系同时实施于器件区250D及测试区250T中，从而获得相同配置，该 相同配置在根据测试区250T而获得个别实验资料时，系转化成高度确实性，尤其关于器件 200之金属化系统。如将于稍后详加解释，设置于器件区250D中之金属层堆栈212D亦能用 作为用于形成焊接材料之基本配置，以对于测试区域及器件区域而言能获得接触结构之实 质上相同配置，而不论衬底201如参照图2d至图2f所示之实施例之情况中代表测试衬底， 还是衬底201如将于稍后解释代表实际产品衬底。因此，由于避免了用于图案化阻障/粘 附层及铝层的复杂图案化技术，而能根据比习知方式较为减少复杂度之技术顺序形成引线 键合结构及/或焊块结构，且因完全避免任何铝基金属之可能性，而使得相较于习知策略 亦减少维护在制造生产线中额外资源之需要。因此，半导体器件200能视为所感知之中间 半导体产品，而能需要进一步技术步骤以实际完成对应测试区250T之结构，且能根据减少 技术复杂度及增加总生产量而形成根据器件区250D之器件(如将于稍后描述)。图2g系概要说明按照又一例示实施例之半导体器件200，其中，金属层堆栈212T 及堆栈212D(倘若设置的话)能包括顶部金属层214，倘若金属层213于引线键合技术期 间较为无效，该顶部金属层214能提供优良的(superior)引线键合能力。于一例示实施例 中，顶部层214能包括金，系用于该项技艺中可利用的已确立且有效的引线键合技术。顶部层214能根据电化学沉积技术而形成，例如根据沉积掩膜211 (图2e)，其中，层214之侧向 尺度实质上对应材料213之侧向尺度。为此目的，于电化学沉积材料213之后，能提供适当 的电解质溶液(electrolytesolution)以用所需厚度形成顶部层214，该厚度能于约50至 200nm之范围中，其中，于一范例中，能使用约80至120nm之厚度。于其它情况中，可能于材 料213表面部分上适当催化剂材料之准备之后，能根据无电(electroless)沉积技术而沉 积顶部层214，其中，材料214能根据沉积掩膜211而设置，或能于将其去除且图案化该衬垫 材料208A、208B之后而形成。因此，金属层堆栈212T与引线键合技术期间之行为相关之特 性能根据顶部金属层214而调整，而倘若需要，金属堆栈212T、212D之剩余材料(亦即，材 料208A、208B、213)能经选择以便高度有效地形成器件区250D中或于产品衬底之个别器件 区域中之焊块结构。参照图2h至图2k，系将于现在描述另一例示实施例，其中，系按照技术流程分支 260D(图2b)处理器件200，亦即，衬底201被视为产品衬底而于测试区250T中能不需要适
当的接合垫。图2h系概要说明于制造阶段中之器件200，其中，已图案化最终钝化层203C以至 少于器件区250D具有开口 203ο，其中，能不必需要于测试区250T中设置个别开口。然而， 于图2h中所示之例示实施例中，亦能于测试区250Τ中形成个别开口 203ο，从而允许用于衬 底及实际产品衬底之相同微影掩膜之使用。于其它情况中，倘若需要，能将最终钝化层203C 图案化成实质上完全从测试区250Τ去除。再者，能用与前述相同之技术技术形成导电衬垫 材料208。再者，于此制造阶段中，能如以阻罩等的形式而设置沉积掩膜211D，其能适当定 义器件区250D中焊块结构之侧向尺寸，而覆盖测试区250Τ。于根据个别微影技术图案化 沉积掩膜后，能如前述根据任何适当的电化学沉积技术起始金属材料213之沉积。举例而 言，能通过电镀及无电电镀等而沉积任何如镍及钨等之适当金属。应了解的是，能使用实质 上与前述用于技术流程分支260Τ相同之技术顺序，从而获得于测试衬底及产品衬底之间 高度的兼容性。其后，于一些例示实施例中，能根据电化学沉积技术而沉积另外的材料，以 设置用于焊块结构之材料，例如以锡/铅化合物的形式的焊接材料或任何其它无铅之适当 的焊块或焊接材料。因此，先前沉积的材料能充当为用于实际焊块材料之有效的阻障材料， 从而使焊块结构及引线键合结构的形成系使用最终介电层堆栈203，且至少使金属层堆栈 212D、212T之重要部分得以于测试衬底及产品衬底二者中。图2i系概要说明于上述技术顺序之后以及于去除沉积掩膜211D之后之器件200。 因此，如图所示，焊块结构209系形成于器件区250D中，该焊块结构209能包括例如于图2f 中所示之金属堆栈212D，且包含如先前解释之焊块材料215。因此，于此实施例中，金属213 及215之侧向尺度能由沉积掩膜211D定义。于其它例示实施例(未显示)中，倘若例如需 要增加或缩减焊块材料215之侧向尺度，则能例如通过不同的沉积掩膜而使用不同的侧向 尺度。图2j系概要说明于如前述之对应的蚀刻技术以去除导电层208A、208B之暴露部 分之后之器件200。由于在进一步技术期间能不使用测试区250T，于对应的蚀刻技术期间 亦能暴露金属区207T，而不会负面地影响器件200之进一步处理。因此，当器件200代表实 际产品衬底时，能根据与如前述参照当器件200代表测试衬底时相同的技术技术及材料来 形成器件200。
图2k系按照例示实施例之半导体器件200，其中，将焊块结构209设置于器件区 250D中，且同时将配置成用于直接引线键合之金属堆栈212T设置于相同衬底上的测试区 250T 中。图2k系概要说明包括金属层堆栈212D、212T之半导体器件200，其系根据如先前 已参照图2c至图2f解释过之技术策略而形成。因此，堆栈212D、212T以及最终介电层堆栈 203能于器件区250D及测试区250T中具有相同配置。亦即，已根据沉积掩膜211 (图2e) 而形成金属层堆栈212D、212T之材料213。再者，于所示之实施例中，能设置暴露金属层堆 栈212D而覆盖金属层堆栈212T之沉积掩膜211D (图2h)。根据沉积掩膜211D，能如前述实 施电化学沉积技术，以沉积焊块材料215而避免于测试区250T中沉积该焊块材料。其后， 如前述能去除沉积掩膜211D且亦能去除衬垫材料208之暴露部分，而同时分别使用焊块结 构209及金属层堆栈212作为蚀刻掩膜。因此，于该些例示实施例中，金属层堆栈212T能 包括以能使用直接引线键合技术之金属(例如，镍)的形式的金属213，其中，该材料亦能于 焊块结构209中充当为有效阻障材料，从而得以形成焊块结构209且同时于相同衬底上201 以金属层堆栈212T的形式的引线键合结构，而仅需要一个用于设置沉积掩膜211D之额外 的微影技术。因此，亦于此情况中，由于能分别按照和凸块技术及引线键合技术而接触被包 括于相同衬底201中之器件区250D及测试区250T，而无需决定261 (图2b)，故能相较于习 知策略提供高度有效技术顺序。结果，揭露于此之主题系提供增进的技术及个别的半导体产品于中间制造阶段， 于其中能根据相同技术顺序而获得焊块结构及配置成用于直接引线键合之结构，从而于测 试区域及器件区域中至少提供相同配置的最终介电层堆栈及亦相似配置之个别金属层堆 栈。因此，除了减少总技术复杂度以外，还能达到个别测量数据之优良确实性，而避免高度 复杂的铝基生产线后端技术步骤之可能性能造成生产成本降低及产量增加。于一例示实施 例中，通过于实际设置焊块结构前之制造流程期间的任何适当时间点，于测试衬底及实际 产品衬底之间做决定，而能减少微影步骤的数量。因此，能提供本质上无铝引线键合结构及 焊块结构，从而减少依据生产线后端处理中之设备之个别的资源。上述揭露之特定的实施例仅为说明之用，因为对于受惠于在此教示之内容的熟习 该技艺者而言，能以不同但等效的方式来修改及实行本发明是显而易见的。举例而言，能以 不同顺序实施上述提及之技术步骤。此外，除了以下申请专利范围所述者外，并非有意限制 于显示于此之构造或设计之细节。因此，显然能改变或修改上述揭露之特定的实施例，而所 有此类变化系视为在本发明之范畴及精神内。因此，在此所请求之保护范围系如以下申请 专利范围所提出者。
1权利要求
一种方法，包括在形成于衬底(201)上方的最后金属化层(207)上方形成最终介电层堆栈(203)，该最后金属化层包括连接至包含半导体器件(202D)的器件区(250D)的第一接触区域(207D)，以及连接至测试区(250T)的第二接触区域(207T)；图案化该最终介电层堆栈(203)以暴露该第一及第二接触区域(207D、207T)；以及在该第一及第二接触区域(207D、207T)上形成金属堆栈(212D、212T)，该金属堆栈(212D、212T)的顶部层(213、214)被配置成能进行引线键合。
2.如权利要求1所述的方法，其中，形成该最终介电层堆栈(203)包括形成钝化层堆 栈(203A、203B)，以及在该钝化层堆栈(203A、203B)上形成最终介电层(203C)。
3.如权利要求2所述的方法，其中，该最终介电层(203C)以聚合物材料的形式设置，并 图案化该最终介电层堆栈(203)包括将该聚合物材料暴露以进行照射，以于其中形成潜 像，以及去除该潜像的对应该第一及第二接触区域(207D、207T)的部分。
4.如权利要求1所述的方法，进一步包括在该经图案化的最终介电层堆栈(203)及该暴露的第一及第二接触区域(207D、207T) 上形成一个或多个导电层(208A、208B)以形成该金属堆栈(212D、212T)；在该一个或多个导电层(208A、208B)上形成沉积掩膜(211D)以暴露在该第一及第二 接触区域(207D、207T)上方的该一个或多个导电层(208B)的最上层；以及 通过电化学沉积技术沉积第一后续金属(213)。
5.如权利要求5所述的方法，进一步包括在该第一后续金属(213)上沉积第二后续 金属(214)，其中，该第一后续金属(213)包括镍而该第二后续金属(214)包括金。
6.如权利要求4所述的方法，其中，形成该一个或多个导电层(208A、208B)包括形成第一导电层(208A)以作为相对于该第一及第二接触区域(207D、207T)的粘附层；以及在该第一导电层(208A)上方形成第二导电层(208B)，该第二导电层(208B)作为用于 实施该电化学沉积技术的基底层。
7.如权利要求6所述的方法，其中，该第一导电层(208A)包括钛及 钨中的至少一者，以及该第二导电层(208B)包括铜。
8.如权利要求1所述的方法，进一步包括在多个衬底(201)的每个衬底上方形成该最后金属化层(207)，该多个衬底(201)的每 个衬底包括器件区(250D)及测试区(250T)；选择该多个衬底(201)的其中一个作为用于评定设置于该器件区中的半导体器件 (202D)的一个或多个特性的测试衬底；在该选择的测试衬底(201)的该测试区(250T)及该器件区(250D)中形成该最终介电 层堆栈(203)；在该测试衬底(201)的该器件区(250D)及该测试区(250T)中形成该金属堆栈(212D、 212T)；在该多个衬底(201)的非选择的衬底的至少该器件区(250D)中形成具有该最终介电 层堆栈(203)的结构的另外的介电层堆栈(203)、以及另外的金属堆栈(212D)；以及在形成于该非选择的衬底(201)上的该另外的金属堆栈(203)上形成焊接材料(215)。
9.如权利要求8所述的方法，其中，除了该金属堆栈(212D、212T)的顶部金属层(214) 以外，以具有相同的金属层顺序的方式形成该金属堆栈(212D、212T)及该另外的金属堆栈 (212D)。
10.如权利要求8所述的方法，其中，该金属堆栈(212D、212T)及该另外的金属堆栈 (212D)包括钛及镍。
11.一种中间半导体产品(200)，包括衬底(201)；多个管芯区(250D)，形成于该衬底(201)上方，该管芯区(250D)包括半导体器件 (202D)；测试区(250T)，位于侧向相邻于该多个管芯区(250D)的一个或多个；金属化系统，包括最后金属化层(207)，跨越该多个管芯区(250D)及该测试区(250T) 而形成该最后金属化层(207)；最终介电层堆栈(203)，形成于该多个管芯区(250D)及该测试区(250T)中，该最终介 电层堆栈(203)在该多个管芯区(250D)及该测试区(250T)中具有相同配置；以及金属层堆栈(212D、212T)，形成于该最终介电层堆栈(203)的该测试区(250T)中且具 有顶部金属层(213、214)，该顶部金属层被配置成能进行对该顶部金属层(213、214)的引 线键合。
12.如权利要求11所述的中间半导体产品(200)，其中，该金属层堆栈(212D、212T)包 括钛及镍。
13.如权利要求12所述的中间半导体产品(200)，其中，该金属层堆栈(212D、212T)包 括与该最后金属化层(207)的金属区(207D、207T)接触的钛层(208A)，以及形成于该钛层 (208A)上的含铜层(208B)。
14.如权利要求11所述的中间半导体产品(200)，其中，该金属层堆栈(212D、212T)包 括含金层(214)作为该顶部金属层(214)。
全文摘要
于包含铜基(copper-based)金属化系统之精密半导体器件(200)中，根据造成相等最终介电层(identical final dielectric 1ayer)堆栈(203)于下述器件区域中之制造技术，能于器件区(250D)中形成实质上无铝焊块之结构(212D)以及能于测试区(250T)中形成实质上无铝引线键合之结构(212T)。通过决定关于衬底是要变成产品衬底还是用于评估实际半导体器件(202D)之可靠度的测试衬底，而能减少技术步骤数量。举例而言，镍(nickel)接触组件能形成于铜基接触区域上方，其中，镍能提供用于引线键合或形成焊块材料于其上的基底。
文档编号H01L21/60GK101919036SQ200880125177
公开日2010年12月15日 申请日期2008年11月21日 优先权日2007年11月30日
发明者F·屈兴迈斯特, M·莱尔, S·蒂尔巴赫 申请人:先进微装置公司