专利名称：半导体芯片、密封环结构及其制造方法
技术领域：
本发明涉及一种半导体芯片、密封环结构及其制造方法，尤指一种将密封环用作 校准标的的半导体芯片与密封环结构及其制造方法。
背景技术：
参考图1，为传统半导体芯片的俯视图。传统的半导体芯片1包含有一集成电路区 10、布局在半导体芯片1角落的一校正标记12及布局在半导体芯片1外围的一密封环14。 其中，集成电路区10可包含各种电子装置，例如形成于一基板的被动元件与主动元件。同 时，校正标记12为一对准标记，例如光学对准标记、电子显微镜标记或其他对准标记，校正 标记12作为一校正机台(未标示)辨识与对准的标的，进而让校正机台可以准确的对半导 体芯片1进行相关测试。再参考图1。布局在半导体芯片1外围的密封环14具有防止静电对集成电路区 10的影响，并且可以避免机械切刀伤害到集成电路区10，以及防止水气、或其他污染性、腐 蚀性的因子进入集成电路区10等功能。参照图2，图2为传统密封环的结构。传统的密封 环14包含一基板140、多个密封底层142、多介电层144、多接触层145、多金属层146、一保 护层147及一隔离层148。再参考图2。多个密封底层142位于基板140中，该密封底层142为一提升的源 极/汲极(raised source/drain)。隔离层148位于基板140上，该隔离层148为一场氧化 层(field oxide ；F0X)，用以产生绝缘效用。多介电层144位于多个密封底层142与隔离 层148上。每一金属层146分别位于每一介电层144上，并且，经由多接触层145与多个密 封底层142相互连结。保护层147位于密封环14的最上层，用来保护密封环14的表面免 于损坏或污染。在设计上，半导体芯片1的角落通常需要同时布局校正标记12与密封环14，如此 将会占用太大的芯片面积，进而导致半导体芯片1的面积使用率偏低。
发明内容
有鉴于此，本发明的实施例提供一种半导体芯片，其上所布局的密封环围绕在半 导体芯片周遭，并且，布局在半导体芯片角落的密封环则是形成一校正标记，以作为一校正 机台(未标示)辨识与对准的标的。本发明的半导体芯片的一实施例包括一集成电路区、至少一芯片角落标记区及一 密封环，其中，芯片角落标记区邻近集成电路区。密封环设置在集成电路区的外侧以围绕集 成电路区，并且在芯片角落标记区形成一校正标记。另外，本发明的半导体芯片上的密封环制造方法的一实施例，其步骤包括首先， 提供一基板，基板具有一密封区、一标记区及一缓冲区，密封区位于基板的周围，标记区位 于基板的一角落，缓冲区位于密封区与标记区之间。接着，形成一密封底层于密封区与标记 区。接着，形成一密封环积层于密封底层上，且与密封底层连结。然后，形成一保护层于密封环积层上。最后，除去与标记区相对应的保护层。另外，本发明的密封环结构的一实施例包括一基板、一密封底层、一密封环积层及 一保护层。其中基板具有一密封区、一标记区及一缓冲区。密封底层位于密封区与标记区 中。密封环积层位于密封底层上，且与密封底层连结。保护层位于密封环积层上，并且相对 应于密封区与缓冲区。综上所述，本发明的实施例提供的半导体芯片借助于布局在半导体芯片角落的密 封环所形成的校正标记，同时具有传统密封环的功能，以及能够作为校正机台(未标示)辨 识与对准之用。如此，本发明的实施例提供的半导体芯片不需额外的校正标记即可以达到 辨识与对准的目的，进而提升半导体芯片有效面积的使用。为了能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明 与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
图1为传统半导体芯片的俯视图；图2为传统密封环的结构；图3为本发明实施例的半导体芯片的俯视图；图4为图3的一剖视图；图5为图3的另一剖视图；图6至图9为本发明的校正标记的不同实施例的俯视图；及图10为本发明实施例的半导体芯片上的密封环制造方法示意图。附图标记说明现有半导体芯片1集成电路区10校正标记12密封环14基板140密封底层142介电层144接触层145金属层146保护层147隔离层148本发明半导体芯片2集成电路区20芯片角落标记区22基板23标记区23a
缓冲区23b密封区23c密封环24密封底层240介电层242接触层243金属层244保护层M5标记封环结构A缓冲封环结构B固定封环结构C校正标记Mark
具体实施例方式参考图3，图3为本发明的半导体芯片的一实施例的俯视图。如图3所示，半导体 芯片2包含有一集成电路区20、至少一芯片角落标记区22及一密封环对。其中，芯片角落 标记区22邻近集成电路区20为一非电路区。密封环M设置在集成电路区20的外侧，且 围绕集成电路区20，并且在芯片角落标记区22内形成一校正标记Mark。配合图3，参照图4。图4为图3的一剖视图，显示本发明的密封环的一部份结构 剖视图。如图4所示，本发明的密封环M包括一标记封环结构A与一缓冲封环结构B，其中 标记封环结构A布局设置在芯片角落标记区22范围内。再次配合图3，参照图4。布局设置在芯片角落标记区22范围内的密封环M的标 记封环结构A至少包含一基板23、一密封底层M0、多介电层M2、一顶端金属层M4。其中， 密封底层240位在基板23中，并且多介电层242位于密封底层240上。顶端金属层244位 于多介电层242上，并且电性连接于密封底层M0。前述的基板23可以是元素半导体，例如 硅或锗，亦可以是化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。密封底层240可以 是至少一提升的源极/汲极(raised source/drain)。介电层M2的材料可以包含但不限 于氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、及/或低介电常数材料。再次配合图3，参照图4。密封环M的标记封环结构A被布局设置在芯片角落标 记区22范围内，并且其上的顶端金属层244可以被设计成L字形、M字形、T字形、L字形与 一字形的结合或一字形的校正标记Mark，作为一校正机台(未标示)辨识与对准的标的，进 而让校正机台可以准确的对半导体芯片2进行相关测试，请分别参考图3、图6至图9。再次配合图3，参照图4。本发明的密封环M上的缓冲封环结构B被布局设置在 芯片角落标记区22范围之外，并且介于芯片角落标记区22与集成电路区20之间。其中， 密封环M的缓冲封环结构B至少包含有该基板23、多介电层M2、顶端金属层244及一保 护层M5。其中，多介电层242位于基板23上。顶端金属层244位于多介电层242上。保 护层245位于顶端金属层244上，用来保护密封环M的缓冲封环结构B的表面免于损坏或 污染。配合图3，参照图5。图5为图3的另一剖视图，显示本发明的密封环的另一部份结构剖视图。如图5所示，本发明的密封环M还包括一固定封环结构C，其中，固定封环结 构C被布局设置在芯片角落标记区22范围之外，并且在集成电路区20的外侧。固定封环 结构C经由缓冲封环结构B链接于标记封环结构A。再次配合图3，参照图5。本发明实施例的密封环M的固定封环结构A至少包含 基板23、密封底层M0、二个介电层M2、二个接触层M3、二个金属层244及保护层M5。其 中，密封底层240位在基板23中，并且二个介电层242位于密封底层240上。金属层244分 别位于每一介电层242上。每一接触层243分别位于每一个介电层M2中，用以连接相邻 的金属层244与密封底层M0。保护层245位于二个金属层244其中的一顶端金属层244 上。配合图3，再次参考图4与图5。本发明实施例的密封环M被布局设置在半导体芯 片2上，其整体结构至少包括基板23、密封底层M0、密封环积层(未标示)及保护层M5， 前述的密封环积层由金属层对4、介电层242及接触层243所构成。本发明实施例的密封环M的基板23具有一标记区23a、一缓冲区2 及一密封区 23c，而密封底层240位于标记区23a与密封区23c中。另外，密封环积层位于密封底层MO 上，且与基板23连结。保护层245则是位于密封环积层上，并且相对应于缓冲区2 与密 封区23c。再次参考图4与图5。在本发明实施例的密封环M中，与密封区23c相对应的密 封环积层的结构包括二个介电层M2、二个金属层244及二个接触层M3。其中，每一金属 层244位于每一介电层似4之上，并且，每一接触层243位于每一介电层242之中，用来连 结该等金属层244与密封底层M0。另外，与缓冲区2 及标记区23a相对应的密封环积层 的结构包括二介电层242与顶端金属层M4，其中，顶端金属层244位于该二介电层242之 上。配合图4与图5，参照图10。图10为本发明的实施例的半导体芯片上的密封环制 造方法示意图。本发明实施例的密封环制造方法包括下列步骤首先，于步骤S100，提供一 基板23，基板23具有一标记区23a、一缓冲区2 及一密封区23c，密封区23c位于基板23 的周围，同时，标记区23a位于基板23的一角落，再者，缓冲区2 位于密封区23c与标记 区23a之间。接着于步骤S102，形成一密封底层240于标记区23a与密封区23c。接着于 步骤S104，形成一密封环积层于密封底层240上，且与密封底层240连结。在步骤S104中，可以由下列步骤完成在与密封区23c相对应的密封底层240上， 形成二介电层对2。然后，分别形成二金属层244于该等多介电层对2的上。接着，分别形 成二接触层243于该等介电层242之中，以连结该等金属层244与密封底层M0。同时，在 与标记区23a相对应的密封底层240上，形成二介电层M2。然后，在二介电层242之上形 成一顶端金属层对4。同时，在缓冲区2 上，形成二介电层对2，然后，在二介电层242之 上形成顶端金属层对4。在上述实施例中，接触层M3的形成方法可为借助于在介电层M2中形成孔 洞，然后利用物理气相沉积法(Physical Vapor Depositing ；PVD)或化学气相沉积法 (Chemical Vapor Depositing CVD)沉积金属材料(例如钛、钨、铝、银、铜或其他合金等) 于介电层M2中并填入孔洞内，在利用回蚀刻法，蚀去部分金属材料，而仅留下孔洞中的金 属材料以作为接触层M3。
接着于步骤S106，形成一保护层245于密封环积层上。最后，于步骤S108，除去与 标记区23a相对应的保护层M5。在步骤108中，可以使用光显影术(photolithography) 蚀刻(etching)除去与标记区23a相对应的保护层对5。由于上述制造方法的技术或条件 皆为传统技术，故在此不加以描述。综上所述，本发明的实施例提供的半导体芯片借助于布局在半导体芯片角落的密 封环形成一校正标记，以作为一校正机台(未标示)辨识与对准的标的。如此，本发明的实 施例的半导体芯片上的密封环同时具有传统密封环的功能，以及能够作为校正机台(未标 示)辨识与对准之用。所以，本发明的实施例的半导体芯片不需额外的校正标记即可以达 到辨识与对准的目的，进而提升半导体芯片有效面积的使用。以上所述，仅为本发明最佳的具体实施例，但是，本发明的特征并不局限于此，任 何该领域普通技术人员在本发明的领域内，可轻易思及的变化或修改，皆可涵盖在本发明 权利要求保护范围内。
权利要求
1.一种半导体芯片，其特征在于，包括 一集成电路区；至少一芯片角落标记区，该芯片角落标记区邻近该集成电路区；及 一密封环，设置在该集成电路区的外侧，该密封环围绕该集成电路区，并且在该芯片角 落标记区形成一校正标记。
2.如权利要求1所述的半导体芯片，其特征在于，该密封环包括一标记封环结构，其中 该标记封环结构设置在该芯片角落标记区。
3.如权利要求2所述的半导体芯片，其特征在于，该标记封环结构至少包括 一密封底层；多介电层，位于该密封底层上；及一顶端金属层，位于该多介电层上，并且电连接于该密封底层。
4.如权利要求3所述的半导体芯片，其特征在于，该密封底层设置在一基板中，并且包 含至少一提升的源极/汲极。
5.如权利要求3所述的半导体芯片，其特征在于，该顶端金属层形成该校正标记。
6.如权利要求5所述的半导体芯片，其特征在于，该校正标记的形状为一L字形、T字 形或一字形。
7.如权利要求2所述的半导体芯片，其特征在于，该密封环还包括一固定封环结构，其 中该固定封环结构设置在该集成电路区的外侧。
8.如权利要求7所述的半导体芯片，其特征在于，该固定封环结构至少包括 一密封底层；多介电层，位于该密封底层上；多金属层，分别位于每一个该些介电层上；多接触层，分别位于每一个该些介电层中，用以连接相邻的二个金属层与该密封底层；及一保护层，位于该多金属层的一顶端金属层上。
9.如权利要求8所述的半导体芯片，其特征在于，该密封底层设置在一基板中，并且包 含至少一提升的源极/汲极。
10.如权利要求7所述的半导体芯片，其特征在于，该密封环更包括一缓冲封环结构， 其中该缓冲封环结构位在该标记封环结构与该固定封环结构之间。
11.如权利要求10所述的半导体芯片，其特征在于，该缓冲封环结构至少包括 一基板；多介电层，位于该基板上； 一顶端金属层，位于该多介电层上；及 一保护层，位于该顶端金属层上。
12.如权利要求1所述的半导体芯片，其特征在于，该密封环包括一固定封环结构、一 标记封环结构及一缓冲封环结构，其中，该固定封环结构包括 一基板；一密封底层，位于该基板中；多介电层，位于该密封底层上；多金属层，分别位于每一个该些介电层上；多接触层，分别位于每一个该些介电层中，用以连接相邻的二个金属层与该密封底层；一保护层，位于该多金属层的一顶端金属层上； 标记封环结构包括 该基板；该密封底层，位于该基板中； 该多介电层，位于该密封底层上；及该顶端金属层，位于该多介电层上，并且电连接于该密封底层。
13.如权利要求12所述的半导体芯片，其特征在于，该缓冲封环结构包括 该基板；该多介电层，位于该基板上； 该顶端金属层，位于该多介电层上；及 该保护层，位于该顶端金属层上。
14.一种半导体芯片上的密封环制造方法，其特征在于，包括提供一基板，该基板具有一密封区、一标记区及一缓冲区，该密封区位于该基板的周 围，该标记区位于该基板的一角落，该缓冲区位于该密封区与该标记区之间； 形成一密封底层于该密封区与该标记区； 形成一密封环积层于该密封底层上，且与该密封底层连结； 形成一保护层于该密封环积层上；及 除去与该标记区相对应的该保护层。
15.如权利要求14所述的半导体芯片上的密封环制造方法，其特征在于，在除去与该 标记区相对应的该保护层步骤中，使用光显影术蚀刻除去与该标记区相对应的该保护层。
16.如权利要求15所述的半导体芯片上的密封环制造方法，其特征在于，该形成一密 封环积层的步骤包括在与该密封区相对应的该密封底层上，形成多介电层； 分别形成多金属层于该等多介电层之上；及分别形成多接触层于该等介电层之中，以连结二相邻的该等金属层与该密封底层。
17.如权利要求16所述的半导体芯片上的密封环制造方法，其特征在于，该形成一密 封环积层的步骤更包括在与该标记区相对应的该密封底层上，形成多介电层；及 形成一顶端金属层于该多介电层之上。
18.如权利要求17所述的半导体芯片上的密封环制造方法，其特征在于，该形成一密 封环积层的步骤包括在该缓冲区上，形成该多介电层；及 形成该顶端金属层于该多介电层之上。
19.一种密封环结构，其特征在于，包括 一基板，具有一密封区、一标记区及一缓冲区；一密封底层，位于该密封区与该标记区中； 一密封环积层，位于该密封底层上，且与该密封底层连结；及 一保护层，位于该密封环积层上，并且相对应于该密封区与该缓冲区。
20.如权利要求19所述的密封环结构，其特征在于，与该密封区相对应的该密封环积 层包括多介电层；多金属层，位于该等多介电层之上；及多接触层于该等介电层之中，以连结二相邻的该等金属层与该密封底层。
21.如权利要求19所述的密封环结构，其特征在于，与该标记区相对应的该密封环积 层包括多介电层；及一顶端金属层，位于该多介电层之上。
22.如权利要求19所述的密封环结构，其特征在于，与该缓冲区相对应的该密封环积 层包括多介电层；及一顶端金属层，位于该多介电层之上。
全文摘要
一种半导体芯片包括一集成电路区、至少一芯片角落标记区及一密封环，其中，该芯片角落标记区邻近该集成电路区；密封环设置在集成电路区的外侧，围绕集成电路区，并且在芯片角落标记区形成一校正标记，本发明揭示一种设置在前述半导体芯片中的密封环制造方法。本发明提供的半导体芯片不需额外的校正标记即可以达到辨识与对准的目的，可提升半导体芯片有效面积的使用。
文档编号H01L27/02GK102044538SQ20091018031
公开日2011年5月4日 申请日期2009年10月22日 优先权日2009年10月22日
发明者陈国强, 陈宴毅 申请人:富晶电子股份有限公司