专利名称：一种soi级联双管mos晶体管结构的制作方法
技术领域：
本发明涉及MOS晶体管结构，具体涉及一种基于SOI结构的MOS晶体管结构，属于 半导体器件领域。
背景技术：
近年来，随着超大规模集成电路特征尺寸逐步縮小到亚lOOnm范围，在材料技术、 器件理论、器件结构以及制作工艺等方面出现了一系列新问题，使得亚100nm硅集成电路 的功耗、可靠性以及电路的性价比受到较大的影响，SOI (Silicon on Insulator,绝缘体上 硅)技术作为一种全介质隔离技术，有着许多体硅技术不可比拟的优越性，基于SOI结构的 MOS器件具有功耗低、抗干扰能力强、集成密度高、速度高、工艺简单、抗辐照能力强，并彻底 消除了体硅MOS器件的寄生闩锁效应等优点。 然而，不同于体硅器件，基于SOI结构的MOS器件体区处于悬浮状态，使得由沟道 近源端碰撞电离产生的热载流子电荷无法迅速移走，出现浮体效应，这是SOI器件的特有 效应。浮体效应不仅会降低器件增益，降低源-漏击穿电压，引起单管闩锁，带来较大的泄 漏电流，导致功耗增加，还会引起电路工作不稳定，带来噪声过冲，对器件和电路性能产生 较大影响。 浮体效应主要包括Kink效应和寄生双极晶体管效应，其中，寄生双极晶体管效应 是每个MOS器件不可避免的寄生效应，而Kink效应则主要发生在SOI器件中，也是SOI器 件浮体效应讨论的热点和重点。 图1为Kink效应物理机制示意图。如图1所示，NMOS晶体管100位于SOI衬底 的顶层硅102中，源区110和漏区120均为N型离子注入，其注入深度到达S0I衬底的二氧 化硅埋氧层101。对于部分耗尽的SOI NMOS器件IOO，在足够高的漏端120电压VD下，沟道 电子103在漏端120高场区获得足够能量，通过碰撞电离产生热电子_空穴对，所产生的电 子会很快流入处于高电位的漏极，而空穴104向较低电势的位于栅极130下方的中性体区 140处移动，但由于SOI 二氧化硅埋氧层的隔离，这部分多余的空穴无法流入衬底，同样，由 于源110-体140结较高的势垒，这部分多余的空穴也无法同源区的电子复合，只能够堆积 在体区140，从而抬高了中性体区140的电势，使源110-体140结正偏。浮体140上的正电 位使阈值电压Vth降低，漏端120电流IDS增大，由此进一步产生更多的电子_空穴对，在输 出特性曲线中则呈现出在器件饱和区电流突然增加、曲线翘曲的Kink效应。
在全耗尽SOI器件中不出现Kink效应，这主要是由于硅膜处于全耗尽状态，相比 于部分耗尽器件，源-体间势垒较低，碰撞电离产生的空穴可以流向源区，在源区被复合， 硅膜中不存在过剩载流子，而对于PMOS器件，由于空穴的电离率较低，碰撞电离产生的电 子_空穴对远低于NMOS管，因此，SOI结构PMOS器件中的Kink效应也不明显。
因此，SOI器件的浮体效应主要体现在NMOS器件中。现有技术解决SOI器件浮体 效应的途径主要有采用薄膜全耗尽SOI器件和体接触两种方法。然而，由于对薄膜厚度(特
别是1000人以下的薄膜厚度)以及离子注入区域轮廓形状的高度灵敏，全耗尽SOI材料在实际生产中难以得到广泛的应用，此外，当薄膜SOI器件的背界面处于积累状态时，其实际 表现为部分耗尽器件特性，在薄顶层硅的长沟道NMOS器件中，由于空穴移动集中在源区所 产生的自偏置效应，浮体效应也依然存在。 在中国专利CN101162696A以及中国专利CN101231956A中均给出了采用体接触方 法抑制浮体效应的技术方案，通过在有源区进行P+的离子注入形成体引出区域，将体区接 地，从而实现对NMOS器件中浮体效应的抑制。然而，由于体区通过体接触与地线连接，破 坏了埋氧层对场区的隔离效果，而不完全的场区隔离使由该类型制备的集成电路间隔离效 果变差，容易引起一系列的寄生效应，从而影响器件及电路性能，此外，在该方式中，栅对有 源区的覆盖面积增加，也带来的较大的栅电容，而随着器件沟道宽长比的增大，处于耗尽层 和埋氧层之间的体区的方块电阻也随之增大，在90nm工艺制程中，体区的方块电阻为30 50KQ/sq，当NMOS器件的宽长比W/L达到20时，总的横向电阻将达到lMQ/sq，此时，电离 产生的空穴将无法通过体接触电极移走，如图2所示，NMOS器件200具有N+掺杂的源区220 和漏区210，其栅极230为T型结构，T型的栅极230将源区220、漏区210和P+掺杂的体 引出区域240隔开，在源区220、漏区210、栅极230以及体引出区240中均有用以金属连接 的通孔250。随着NMOS器件200的宽度W的增加，在201范围内，体接触可对浮体效应实现 较好的抑制，在202范围内，体接触对浮体效应的抑制作用开始减弱，而当NMOS器件200的 宽长比达到20时，即在203范围内，体接触开始失效。换言之，随着栅极宽度的增加，由于 浮体的自偏置效应，体接触开始失效，无法实现对SOI器件浮体效应的抑制。
发明内容
本发明要解决的技术问题是，提供一种SOI级联双管MOS晶体管结构，有效抑制基 于SOI结构的MOS晶体管浮体效应。 为解决上述技术问题，本发明提供的SOI级联双管MOS晶体管结构包括位于SOI 顶层硅中的源区和漏区，源区和漏区之间位于SOI顶层硅表面的栅氧化层，以及位于栅氧 化层表面的多晶硅栅，其中，多晶硅栅由主栅和从栅组成，主栅靠近源区，从栅靠近漏区，且 主栅和从栅之间有一间隔，在间隔位置具有与源区和漏区同步离子注入形成的第三掺杂区 域。 本发明提供的SOI级联双管MOS晶体管位于SOI顶层硅被浅沟槽(STI)隔离的器 件区域内，而所采用的SOI顶层硅和衬底硅均为P型半导体掺杂，SOI级联双管MOS晶体管 的源区、漏区以及第三掺杂区为进行离子注入同步形成的N型掺杂区，且均为重掺杂。此 外，源区、漏区及第三掺杂区域的离子注入深度均与SOI衬底的顶层硅厚度相同，到达SOI 衬底的二氧化硅埋氧层，即本发明所提供的SOI级联双管MOS晶体管的源区、漏区、第三掺 杂区域均贯穿SOI衬底的顶层硅，位于SOI衬底表面和二氧化硅埋氧层之间。
本发明提供的SOI级联双管MOS晶体管结构中，主栅和从栅始终处于相同点位， 由同一栅电极引出，且在主栅和从栅的侧壁均覆盖有一侧间隙壁(spacer)，该侧间隙壁 (spacer)为正硅酸乙酯(TEOS)热分解淀积的无定形二氧化硅。该结构中，MOS晶体管的主 栅和从栅为对称或非对称结构，主栅和从栅为对称结构时，主栅的宽度4与从栅的宽度d2 相同，主栅和从栅为非对称结构时，主栅的宽度c^大于从栅的宽度4，此外，主栅和从栅之 间的间隔D > 2 X所 从栅宽度d2 。
根据本发明提供的SOI级联双管MOS晶体管结构，源区、靠近源区的主栅和第三掺 杂区构成主MOS晶体管，其中，第三掺杂区充当主MOS晶体管的漏区；而漏区、靠近漏区的从 栅和第三掺杂区构成从MOS晶体管，其中，第三掺杂区充当从MOS晶体管的源区。主M0S晶 体管和从M0S晶体管共用第三掺杂区作为其器件有源区，从而形成串联关系的SOI级联双 管M0S晶体管结构。SOI级联双管M0S晶体管结构整体仍为一个MOS晶体管，其源区为主 M0S晶体管的源区，漏区为从M0S晶体管的漏区，而主栅和从栅由同一栅电极引出，作为SOI 级联双管MOS晶体管整体结构的栅极。在电路单元中，S0I级联双管M0S晶体管是一个功 能独立的M0S器件，其结构内部的主MOS晶体管和从M0S晶体管为一对孪生MOS晶体管，主 M0S晶体管和从M0S晶体管的工作状态并不直接表现为外部功能性输出，仅影响到由二者 串联构成的SOI级联双管MOS晶体管的工作状态。 作为较佳技术方案，通常采用主栅和从栅的对称结构，主栅的宽度4与从栅的宽 度d2相同，且均为工艺制程允许范围内的最小值，以保证器件的高集成度。
本发明的技术效果是，通过将SOI结构上的MOS晶体管栅极分裂成对称或非对称 的主栅和从栅，并在主栅、从栅之间的区域与MOS晶体管有源区进行同步、同类型的离子注 入，从而形成由主MOS晶体管和从MOS晶体管功能串联构成的SOI级联双管MOS晶体管结 构。当漏极电压V。足够高时，空穴堆积在从MOS晶体管的中性体区内，随着从MOS晶体管 中性体区电势的抬高，从MOS晶体管的源-体结正偏，浮体上的正电位使从MOS晶体管的 阈值电压下降，漏端电流增大，从而在从MOS晶体管中出现浮体效应。然而，由于第三掺杂 区贯穿SOI衬底的顶层硅层，将主MOS晶体管的中性体区域从MOS晶体管的中性体区完全 隔离开，漏极电压VD升高引起碰撞电离所产生的空穴并不会进入到主MOS晶体管的中性体 区，因此，主MOS晶体管不会产生浮体效应，仍保持正常的阈值电压。由于主MOS晶体管和 从MOS晶体管之间为功能串联关系，只有当主MOS晶体管和从MOS晶体管同时达到阈值电 压时，由二者串联形成的SOI级联双管MOS晶体管结构才会进入导通状态，即整体SOI级联 双管MOS晶体管结构的阈值电压与阈值电压较高的主MOS晶体管的阈值电压一致，并不受 从MOS晶体管中浮体效应的影B向，不会带来器件阈值电压的下降和深饱和区漏端电流的突 然增加，从而抑制了 SOI级联双管MOS晶体管的浮体效应，保障了器件和电路性能。
此外，根据本发明提供的SOI级联双管MOS晶体管工作原理，其对浮体效应的抑制 作用不受器件尺寸限制，对于宽长比较大的MOS器件仍能起到有效抑制浮体效应的作用， 且该结构设计简单，器件尺寸远小于体接触MOS器件的结构尺寸，大大提高了器件的集成 度，此外，该结构的工艺制程与普通SOI衬底上的MOS器件基本相同，不增加工艺成本，是集 成电路及器件制备中优选的抑制浮体效应的结构。
图1为基于SOI的MOS器件Kink效应物理机制示意图。 图2为大宽长比的体接触NMOS器件版图设计结构示意图。 图3a为本发明提供的SOI级联双管MOS晶体管具体实施方式
版图设计结构示意 图。 图3b为图3a所示SOI级联双管MOS晶体管沿点划线340纵切的剖面结构示意图。 图4为本发明提供的SOI级联双管MOS晶 管与普通SOI衬底上的MOS晶体管i-v特性输出曲线对比图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。 图3a为本发明提供的SOI级联双管M0S晶体管具体实施方式
版图设计结构示意 图。 如图3a所示，在本具体实施方式
中，SOI级联双管M0S晶体管300包括源区301， 漏区302以及位于源区301和漏区302之间的多晶硅栅，其中，多晶硅栅由主栅304和从栅 305组成，主栅304靠近源区301，从栅305靠近漏区302，且主栅304和从栅305之间有一 间隔D，在主栅304与从栅305的间隔位置具有与源区301和漏区302同步进行离子注入形 成的第三掺杂区303。本结构中，源区301 、漏区302分别通过源电极310和漏电极320与 外界电极或器件连接，而主栅304和从栅305则通过同一栅电极330引出。
图3b为图3a所示的SOI级联双管M0S晶体管沿点划线340纵切的剖面结构示意 图。 如图3b所示，在本具体实施方式
中，SOI级联双管M0S晶体管300位于SOI顶层硅 430被浅沟槽(STI)401隔离的器件区域内，而所采用的SOI材料顶层硅430和衬底硅410 均为P型，SOI级联双管M0S晶体管300的源区301 、漏区302以及第三掺杂区303为进行 离子注入同步形成的N型掺杂区，且均为重掺杂。此外，源区301、漏区302以及第三掺杂区 域303的离子注入深度均与S0I衬底的顶层硅430厚度相同，达到S0I衬底的二氧化硅埋 氧层420，换言之，本具体实施方式
所提供的SOI级联双管MOS晶体管的源区301、漏区302 和第三掺杂区域303均贯穿SOI衬底的顶层硅430，位于SOI衬底表面和二氧化硅埋氧层 420之间。 本具体实施方式
中，SOI级联双管MOS晶体管结构300的主栅304和从栅305均位 于SOI顶层硅430表面的栅氧化层405上，并始终处于相同电位，由同一栅电极330引出， 且主栅304和从栅305的侧壁均覆盖有一侧间隙壁(spacer) 402，该侧间隙壁(spacer) 402 为正硅酸乙酯(TEOS)热分解淀积的无定形二氧化硅。SOI级联双管MOS晶体管300的主栅 304和从栅305为对称或非对称结构，主栅304和从栅305为对称结构时，主栅305的宽度 4与从栅305的宽度d2相同；主栅304和从栅305为非对称结构时，主栅304的宽度大 于从栅305的宽度4，此夕卜，主栅304和从栅305之间的间隔D > 2X所述从栅宽度d2。
作为较佳实施方案，本具体实施方式
中，SOI级联双管MOS晶体管为NMOS晶体管， 并采用主栅304和从栅305的对称结构，其宽度均为根据实际工艺制程所能实现的最小尺 寸，通常为0. 6 1 i！ m，以保证在不影响器件功能的前提下，实现小尺寸、高集成度化。
在本具体实施方式
中，SOI级联双管MOS晶体管结构300的源区301、靠近源区301 的主栅304和第三掺杂区303形成一个MOS晶体管结构，为主MOS晶体管400a，其中，第三 掺杂区303充当主MOS晶体管的漏区；而漏区302、靠近漏区302的从栅305和第三掺杂区 303也形成一个MOS晶体管结构，为从MOS晶体管400b，其中，第三掺杂区303充当从MOS晶 体管的源区。如图3b所示，主MOS晶体管400a和从MOS晶体管400b共用第三掺杂区303 作为器件有源区，从而形成串联关系的SOI级联双管MOS晶体管结构300，贯穿SOI衬底顶层硅430的第三掺杂区域303将主M0S晶体管400a的中性体区403和从MOS晶体管400b 的中性体区404完全隔离开。SOI级联双管MOS晶体管结构300整体为一独立工作的MOS 晶体管，其源区为主MOS晶体管400a的源区301，通过源电极310引出，其漏区为从MOS晶 体管400b的漏区302，通过漏电极320引出，而主栅304和从栅305由同一栅电极330引 出，作为SOI级联双管MOS晶体管300的栅极。在电路单元中，SOI级联双管MOS晶体管是 一个功能独立的MOS器件，其结构内部的主MOS晶体管和从MOS晶体管为一对孪生MOS晶 体管，主MOS晶体管和从MOS晶体管的工作状态并不直接表现为外部功能性输出，仅影响到 由二者串联构成的SOI级联双管MOS晶体管的工作状态。 在SOI级联双管MOS晶体管300工作过程中，随着漏电极(即从MOS晶体管400b 的漏电极)320所加漏电压不断增大，当漏电压VD足够高时，从MOS晶体管400b的沟道电子 在漏端高场区302获得足够能量，通过碰撞电离产生热电子_空穴对，所产生的电子快速流 入处于高电位的漏区302，而空穴向较低电势的从MOS晶体管400b的中性体区404处移动， 由于SOI 二氧化硅埋氧层420的隔离，这部分多余的空穴无法流入衬底，同样，由于从MOS 晶体管400b的源303-体404结较高的势垒，这部分多余的空穴也无法同源区的电子复合， 只能够堆积在体区404处，从而抬高了中性体区404的电势，使源303-体404结正偏，浮体 404上的正电位使从MOS晶体管400b的阈值电压Vth—b降低，漏端电流IDS—b增大，在从MOS 晶体管400b中出现浮体效应。然而，由于第三掺杂区303贯穿了 SOI衬底的顶层硅430，在 该过程中，第三掺杂区303将主MOS晶体管400a的中性体区403与从MOS晶体管400b的 中性体区404完全隔离开，SOI级联双管MOS晶体管漏电压V。(即从MOS晶体管400b的 漏电压VD)升高引起碰撞电离所产生的空穴并不会进入到主MOS晶体管400a的中性体区 403内，当从MOS晶体管400b的漏电压VD达到从MOS晶体管400b的阈值电压Vth—b时，从 MOS晶体管400b开启，在放大区域，从MOS晶体管400b的源区(即第三掺杂区)303电压随 漏电压VD增大而增大，当达到主MOS晶体管400a的阈值电压时，主MOS晶体管400a开启。 因此，由于从MOS晶体管400b对漏电压V。的有效缓冲作用，主MOS晶体管400a不会产生 浮体效应，仍保持正常的阈值电压Vth—a。由于SOI级联双管MOS晶体管300中，主MOS晶体 管400a和从MOS晶体管400b之间为功能级联关系，只有当主MOS晶体管400a和从MOS晶 体管400b同时达到阈值电压进入开启状态时，由二者串联形成的SOI级联双管MOS晶体管 300才会进入导通状态，也只有当主MOS晶体管400a和从MOS晶体管400b同时进入饱和状 态时，由二者串联形成的SOI级联双管MOS晶体管300才会进入稳定工作的饱和状态，即 SOI级联双管MOS晶体管结构300的阈值电压Vth与阈值电压较高的主MOS晶体管400a的 阈值电压Vth—a —致，并不受从MOS晶体管400b中浮体效应的影响，不会带来器件阈值电压 的下降和深饱和区漏端电流的突然增加，从而抑制了 SOI级联双管MOS晶体管300的浮体 效应，保障了器件和电路性能，以满足特定电路的特殊需要。 图4为本发明提供的SOI级联双管MOS晶体管及普通SOI衬底上的MOS晶体管
i-v特性输出曲线对比图。 如图4所示，虚线为普通S0I衬底上的M0S晶体管I-V特性输出曲线图，实线为S01 级联双管MOS晶体管I-V特性输出曲线图。实验数据表明，对于普通工作电压为VD = 5V的 NMOS晶体管而言，当VD > 2. 3V时，普通SOI衬底上的MOS晶体管即显现出Kink效应，源漏 电流急剧增大，而SOI级联双管MOS晶体管则一直处于深饱和状态，保持良好的工作性能。
此外，相较于SOI体接触MOS晶体管结构而言，在相同的设计规则下，SOI级联双 管MOS晶体管的结构尺寸可以比SOI体接触MOS晶体管结构的尺寸降低20% 30%，且不 受MOS器件宽度的限制，即使对于大宽长比的MOS器件，同样可以有效抑制浮体效应。
由此可见，SOI级联双管MOS晶体管结构有效抑制了基于SOI的MOS器件的浮体 效应，避免了阈值电压的降低和深饱和区漏电流的突然增大，进一步保证了较高的击穿电 压和欧拉电压，此外，SOI级联双管MOS晶体管结构采用常规工艺手段实现，具有设计简单、 器件尺寸小、易于集成等特点。 本具体实施方式
中，SOI级联双管MOS晶体管结构可以用于多物理层的器件结构 中，淀积相应层间电介质层并开金属通孔以引出MOS晶体管的各电极即可，此外，SOI级联 双管MOS晶体管结构的有源区还可以为轻掺杂漏(LDD)结构，其栅极旁侧还可沉积二氧化 硅或氮化硅作为隔离氧化层等，简言之，SOI级联双管MOS晶体管结构还可以包括其他一些 常规解决热载流子效应、短沟道效应、自加热效应或降低寄生电容等问题的常规结构，用以 进一步提高MOS器件及电路的性能。 在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应 当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
权利要求
一种SOI级联双管MOS晶体管结构，包括位于SOI衬底顶层硅中的源区和漏区，所述源区和漏区之间位于SOI顶层硅表面的栅氧化层以及位于所述栅氧化层表面的多晶硅栅，其特征在于，所述多晶硅栅由主栅和从栅组成，所述主栅靠近所述源区，所述从栅靠近所述漏区，且所述主栅和从栅之间有一间隔，在所述间隔位置具有与所述源区和漏区同步离子注入形成的第三掺杂区域。
2. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述MOS晶体管 结构位于SOI顶层硅上被浅沟槽隔离的器件区域内。
3. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述SOI顶层硅 和衬底硅均为P型半导体掺杂。
4. 根据权利要求3所述的SOI级联双管MOS晶体管结构，其特征在于，所述源区、漏区 以及第三掺杂区的掺杂类型为N型半导体掺杂，且均为重掺杂。
5. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述源区、漏区 以及所述第三掺杂区域的离子注入深度均与SOI衬底的顶层硅厚度相同。
6. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述主栅和从栅 由同一栅电极引出。
7. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述主栅和从 栅的侧壁均覆盖有一侧间隙壁，所述侧间隙壁为由正硅酸乙酯热分解淀积的无定形二氧化娃o
8. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述主栅和所述 从栅为对称结构，所述主栅的宽度4与所述从栅的宽度d2相同。
9. 根据权利要求1所述的SOI级联双管MOS晶体管结构，其特征在于，所述主栅和所述 从栅为非对称结构，所述主栅的宽度4大于所述从栅的宽度d2。
10. 根据权利要求8或9所述的SOI级联双管MOS晶体管结构，其特征在于，所述主栅 和所述从栅之间的间隔距离D > 2X所述从栅宽度d2。
全文摘要
本发明提供了一种SOI级联双管MOS晶体管结构，通过将基于SOI的MOS晶体管栅极分裂成对称或非对称的主栅和从栅，并在主栅、从栅之间的区域与MOS晶体管的源、漏区进行同步、同类型的离子注入，从而形成由主MOS晶体管和从MOS晶体管功能级联的SOI级联双管MOS晶体管结构，该结构使得靠近漏端的从MOS晶体管承受由热载流子效应引起的全部浮体效应，从而有效抑制了主MOS晶体管中的浮体效应，使得整体的SOI级联双管MOS晶体管结构不受浮体效应的影响，避免了阈值电压的降低和深饱和区电流的突然增大，进一步保证了较高的击穿电压和欧拉电压，保障了器件和电路性能，以满足特定电路的特殊需要。
文档编号H01L29/40GK101694846SQ200910197168
公开日2010年4月14日 申请日期2009年10月14日 优先权日2009年10月14日
发明者彭树根, 高明辉 申请人:上海宏力半导体制造有限公司;