专利名称：构图金属栅极的方法
构图金属栅极的方法
背景技术：
半导体集成电路(ic)工业已经经历了快速发展。ic材料和设计的技术进步已经
产生了几代的集成电路，其中每一代相比前一代具有更小和更复杂的电路。但是，这些进步
已经增加了 IC处理和制造的复杂性，并且为了实现这些进步，需要IC处理和制造中出现类
似的发展。在集成电路演变的过程中，在几何尺寸(即，使用制造工艺能够生产的最小元件 (或者线))减少的同时，功能密度(即，每个芯片区域中的互连器件数量)通常增加。通过 增加生产效率以及降低相关开销，这种按比例縮小的工艺通常提供益处。这种按比例縮小 还产生相对较高的功率消耗量，这可以通过使用低功率消耗的器件，例如互补金属氧化半
导体(CMOS)器件解决。 在縮放比例的趋势中，各种材料已经实施用于CMOS器件的栅电极和栅极电介质。 金属氧化半导体(MOS)晶体管通常由多晶硅栅电极形成。多晶硅材料已经被使用，由于其 在高温处理过程中的热阻特性，这使得多晶硅材料连同源/漏极结构一起在高温下退火。 此外，多晶硅阻挡掺杂原子的离子植入到沟道区域中的能力是有优势的，这使得栅极构图 之后容易形成自对准源/漏极结构。 但是，目前存在利用用于栅电极的金属材料以及用于栅极电介质的高k电介质制 造这些器件的期望。随着结构尺寸持续减少，这可以有利地利用金属栅电极代替多晶硅栅 电极，从而改善器件的性能。形成金属栅极叠层的一个工艺被称作为"后栅极"工艺，在该 工艺中最后的栅极叠层被"最后"制造，这可以减少将在栅极形成之后执行的后续工艺的数 量，包括高温处理。在后栅极工艺中，首先形成伪多晶栅极，并且可以继续处理，直至沉积层 间电介质(ILD)。化学机械抛光(CMP)通常在ILD层上执行，以曝光伪多晶硅栅极。然后， 伪多晶栅极可以除去，并由真正的金属栅极代替。随着器件尺寸的不断按比例縮小，则更难 于控制沉积在栅电极上方的金属材料的厚度。根据能够不利影响后续处理的栅极尺寸，底 部覆盖效率可以导致这些金属材料的厚度不均匀。此外，光致抗蚀剂的剥落可能是问题，尤 其是如果蚀刻时间较长时。
发明内容
本发明的一个实施例涉及一种制造半导体器件的方法。所述方法包括在半导
体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极，从所述第一、第
二、第三和第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽，形
成金属层以部分地填充所述第一、第二、第三和第四沟槽，在所述第一、第二和第三沟槽上
方形成第一光致抗蚀剂层，蚀刻所述第四沟槽中的部分金属层，除去所述第一光致抗蚀剂
层，在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层，蚀刻所述第一沟槽中的
金属层以及所述第四沟槽中剩余部分的金属层，以及除去所述第二光致抗蚀剂层。
本发明的另一个实施例涉及一种制造半导体器件的方法，所述方法包括在半导
体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极；从所述第一、第
二、第三和第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽；形成金属层以填充所述第一、第二、第三和第四沟槽；在所述第一、第二和第三沟槽上方形成 第一光致抗蚀剂层；蚀刻所述第四沟槽中的部分金属层，所述蚀刻执行不超出光致抗蚀剂 剥落时间窗的期间；除去所述第一光致抗蚀剂层；在所述第二沟槽和所述第三沟槽上方形 成第二光致抗蚀剂层；蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属 层，所述蚀刻执行不超出光致抗蚀剂剥落时间窗的期间；以及除去所述第二光致抗蚀剂层。
本发明的再一个实施例涉及一种制造半导体器件的方法，所述方法包括在半导 体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极，其中所述第一 栅极结构的栅极长度小于所述第四栅极结构的栅极长度；从所述第一、第二、第三和第四栅 极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽；形成金属层以填充 所述第一、第二、第三和第四沟槽；在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂 层；蚀刻所述第四沟槽中的部分金属层；除去所述第一光致抗蚀剂层；在所述第二沟槽和 所述第三沟槽上方形成第二光致抗蚀剂层；蚀刻所述第一沟槽中的金属层以及所述第四沟 槽中剩余部分的金属层；以及除去所述第二光致抗蚀剂层。
当结合附图阅读下文的详细描述，将最好的理解本发明的目的。需要强调的是，根 据工业标准实践，各种结构没有按照比例绘制。实际上，为清楚讨论的目的，各种结构的尺 寸可以任意增加或减小。 图1为根据本发明不同方面在后栅极工艺中制造半导体器件的方法流程图；以及
图2A到21为半导体器件在根据图1方法制造的不同阶段的剖视图。
具体实施例方式
应当理解下文提供了许多不同的实施例或例子用于执行本发明的不同结构。下面
将描述特定例子的部件和设置，以简化本发明公开。当然，这些仅仅是示例，并且不确定局 限于此。此外，下文中描述的第一结构形成在第二结构上方或者上面可以包括第一结构与 第二结构直接接触形成的实施例，并且也可以包括另外的结构嵌入到第一结构和第二结构 之间形成的实施例，这样第一结构与第二结构可以不是直接接触。为了简化和清楚的目的， 各种特征可以不同的比例任意绘制。 图1显示了根据本发明不同方面在后栅极工艺中制造半导体器件的方法100的流 程图。图2A到21显示了根据图1方法的不同制造阶段的实施例半导体器件200的剖视 图。应当理解，为了更好地理解本发明的概念图2A到图21已经简化。半导体器件200可 以是集成电路，或者其部分，可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无 源元件例如电阻、电容和电感，以及有源元件例如P沟道场效应晶体管(pFET) 、 N沟道场效 应晶体管(nFET)、金属氧化物半导体场效应晶体管(MOSFET)，或者互补金属氧化物半导体 (CMOS)晶体管。应当注意，半导体器件200的一些特征可以利用CM0S工艺流程制作，但是 为了清楚的缘故这里不再说明。因此，应当理解在图1的方法IOO之前，过程中以及之后， 可以提供另外的步骤，并且一些其他的工艺这里可以仅仅简单的描述。
参考图l，方法IOO首先是方框110，其中在半导体衬底上方可以形成第一、第二、 第三和第四栅极结构，每个结构具有伪栅极。还参考图2A，半导体器件200可以包括衬底202。在本实施例中，衬底202包括晶体结构的硅衬底(例如晶片)。根据本领域的公知的 设计要求，衬底202可以包括各种掺杂配置(例如、p型衬底或n型衬底)。此外，衬底202 可以包括各种掺杂区域，例如P型阱(P阱)或n型阱(n阱)。衬底202也可以包括其他基 本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如碳化硅、砷化镓、 砷化铟或者磷化铟。此外，衬底202可以可选地包括外延层，可以被应力改变以增强性能， 以及可以包括绝缘体上硅(SOI)结构。 半导体器件200可以进一步包括隔离结构(图中未显示)，例如形成在衬底202中 用以互相隔离一个或多个器件的浅沟槽隔离(STI)结构。STI结构可以包括氧化硅、氮化 硅、氮氧化硅、氟化物掺杂的硅酸盐(FSG)以及/或者本领域公知的低K电介质材料。其他 隔离方法和/或结构可以代替STI，或者进一步包括。STI结构可以使用例如衬底202的反 应离子蚀刻(RIE)的工艺形成以形成沟槽，其中沟槽使用沉积工艺填充有绝缘材料，然后 进行化学机械抛光(CMP)工艺。 应当注意，另外的特征和结构可以形成，但是这里图中没有显示。例如，界面层 (例如热氧化物或者化学氧化物)可以形成在衬底202上。界面层可以包括在大约5埃到 大约10埃范围之间的厚度。并且，高K电介质膜可以形成在界面层上方。高K膜可以通过 原子层沉积(ALD)、化学气相沉积(CVD)或者其他合适工艺形成。高K电介质膜可以包括 Hf02、 HfSiO、 HfSiON以及HfZrO。高K膜可以包括在大约10埃到大约30埃范围之间的厚 度。此外金属-l膜可以形成为在高K膜层上方的湿蚀刻停止层。金属-l膜可以通过物理 气相沉积(PVD或者溅射)、ALD、 CVD或者其他合适工艺形成。金属-1膜层可以包括在大 约10埃到大约200埃范围之间的厚度。用于金属-1膜层的材料可以包括TaN、 TaSiN、 W、 TaC、 TaCN、 TiAlN、 Al、 TiN以及Ti。此夕卜，附加处理步骤可以执行，包括沉积多晶硅层(多 晶层)，沉积硬掩模层，栅极构图，生长SiGe结构，形成轻掺杂漏极(LDD)区域，形成侧壁衬 垫，形成源极和漏极区域，形成硅化物结构(例如NiSi)，以及形成层间电介质(ILD)。在后 栅极工艺中，化学气相抛光工艺可以在层间电介质上执行，以曝光伪多晶硅栅极用于移除。 伪栅极多晶栅极的形成和移除下文中将详细讨论。 仍参考图2A，多个栅极结构204、206、208、210可以形成在衬底202上，其中每个栅 极结构204、206、208、210分别具有伪栅极203、205、207、209。栅极结构204、206、208、210 的形成包括形成上述各种材料层，并且构图(例如栅极蚀刻)各种材料层以形成可以例如 是NMOS或PMOS器件的部分的栅极结构。栅极结构204、206、208、210可以包括具有多晶硅 材料的伪栅极203、205、207、209。或者伪栅极可以由无定形硅代替多晶硅。在后栅极工艺 流程中，可以除去伪栅极203、205、207、209并由金属材料代替。 在本实施例中，栅极结构204和210可以是NM0S器件的一部分，其中栅极结构 204比栅极结构210具有更小的栅极长度。例如，栅极结构204的栅极长度可以位于大约 0. 028咖与0. 03um之间，并且栅极结构210的栅极长度可以位于大约l咖与10um之间。类 似地，栅极结构206和208可以是PMOS器件的一部分，其中栅极结构206比栅极结构208 具有更小的栅极长度。例如，栅极结构206的栅极长度可以位于大约0. 028um与0. 03um之 间，并且栅极结构208的栅极长度可以位于大约lum与10um之间。 在替代实施例中，栅极结构204和210可以是PM0S器件的一部分，其中栅极结构 204比栅极结构210具有更小的栅极长度。例如，栅极结构204的栅极长度可以位于大约0. 028urn与0. 03um之间，并且栅极结构210的栅极长度可以位于大约l咖与10um之间。类 似地，栅极结构206和208可以是NMOS器件的一部分，其中栅极结构206比栅极结构208 具有更小的栅极长度。例如，栅极结构206的栅极长度可以位于大约0. 028um与0. 03um之 间，并且栅极结构208的栅极长度可以位于大约lum与10um之间。应当理解，上述NMOS和 PM0S器件的特定栅极长度仅仅为示例，可以根据用于制造半导体器件的技术工艺节点和半 导体器件用于的应用类型，实施其他的栅极长度。 接下来是方法100的方框120，其中伪栅极可以从第一、第二、第三和第四栅极结 构上除去，从而形成多个沟槽。现在参考图2B，伪栅极203、205、207、209可以从栅极结构 204、206、208、210上除去，由此分别产生沟槽214、216、218、220。可以通过选择性蚀刻工艺 除去伪栅极203、205、207、209。选择性蚀刻工艺可以利用湿蚀刻或干蚀刻方法，或者它们 的结合。在一个实施例中，湿蚀刻工艺包括曝光到含氢氧化物溶液(例如，氢氧化铵)、去 离子水和/或其他合适蚀刻剂溶液。沟槽214-220的尺寸取决于栅极结构204、206、208、 210的栅极长度。如上文所述，对应本实施例和替代实施例。栅极结构204和206的栅极长 度可以是大约0. 028um到0. 03um，并且栅极结构208和210的栅极长度可以是大约lum到 10um。因此，沟槽214和216可以称作为"小"沟槽，并且沟槽218和220可以称作为"大" 沟槽。应当理解，词语大和小不表示限制本发明实施例的范围，而是这里使用来比较不同栅 极长度的相对用语。 方法100继续到方框130，其中可以形成金属层，从而部分填充到第一、第二、第三 和第四沟槽中。现在参考图2C，可以沉积金属层230，从而部分填充到沟槽214-220中。沉 积的金属层230可以是任何适于形成金属栅极或其部分的金属材料，包括功函层、衬层、界 面层、种子层、附着层、势垒层等。金属层230可以包括一个或多个层，包括TiN、 TaN、TaC、 TaSiN、 W、 TaCN、 Al、 Ti、 WN、 TiAl、 TiAlN及其组合，以及/或者其他合适材料。例如，如果 用于PMOS器件的P型功函金属(P金属)是所希望的，则可以使用TiN、WN或者W。另一方 面，如果用于NMOS器件的N型功函金属(N金属)是所希望的，则可以使用TiAl、TiAlN或 者TaCN。在本实施例中，金属层230可以包括P金属。也就是说，P金属可以首先形成，然 后构图以形成金属栅极。金属层230可以通过PVD(溅射)或者其他合适工艺形成。
在本实施例中，金属层230包括从大约10到大约200埃(A)范围的厚度。形成在 大沟槽218和220中的金属层230可以相比形成在小沟槽214和216中的金属层230具有 更大的厚度。沉积在大沟槽218和220中与形成在小沟槽214和216中的金属层230之 间的厚度差可能由PVD金属层底部覆盖效应导致，并且是不期望的。例如，已经观察到，对 于具有大约lum的大栅极长度的器件，在沟槽218和220的底部金属层230可以具有大约 166A的厚度。相比，对于具有大约0. 03um的小栅极长度的器件，在沟槽214和216的底部 金属层230可以具有大约67A的厚度。本实施例的一个优点是可以最小化由金属层厚度差 导致的不期望的结果。稍后文中将进一步详细讨论。 接下来方法100继续到方框140，其中第一光致抗蚀剂层形成在第一、第二以及第 三沟槽的上方。现在参考图2D，光致抗蚀剂层240形成在沟槽214、216和218上方。光致 抗蚀剂层240可以通过光刻、浸没式光刻、离子束写入或者其他合适工艺形成。例如，光刻 工艺可以包括旋涂、软烘烤、曝光、后烘烤、显影、冲洗、干燥以及其他合适工艺。光致抗蚀剂 层240可以包括范围从大约1， 000埃到20， 000埃的厚度，优选地为大约2， 000埃。光致抗蚀剂层240可以用来构图金属层230，并除去部分的金属层230。在本实施例中，金属层 230 (P-金属)可以从NMOS器件的沟槽214和220上除去。 方法100继续到方框150，其中第四沟槽中的部分金属层可以通过第一蚀刻工艺 除去。现在参考图2E，蚀刻工艺245可以执行在沟槽220的金属层230上，其中金属层230 被光致抗蚀剂层240左侧曝光。蚀刻工艺245可以利用适于蚀刻金属的蚀刻剂。在本实施 例中，蚀刻工艺245可以是SC1(标准清洁1)工艺，其中蚀刻溶液包括具有l : 1 : 5容积 比的NH40H : H202 :去离子水。并且在本实施例中，蚀刻工艺245可以大约50C的温度执 行大约20秒的期间。本实施例的其中一个优点是最大程度地减小光致抗蚀剂剥落的危险。 光致抗蚀剂剥落是由于多种因素引起的问题。首先，当光致抗蚀剂层240被直接附加到金 属层230之上时，光致抗蚀剂层240与金属层230之间没有好的粘结性。其次，湿蚀刻工艺 将产生包围光致蚀刻剂层240边缘的蚀刻断面(例如，横向蚀刻)。随着器件尺寸的縮小， 蚀刻断面变得更差，这可能导致甚至更多的光致抗蚀剂剥落。光致抗蚀剂剥落的程度取决 于光致抗蚀剂剥落时间窗。如果蚀刻工艺能够在光致抗蚀剂剥落时间窗内完成，则至少光 致抗蚀剂剥落的风险可以最小化。在本实施例中，已经注意到光致抗蚀剂剥落时间窗为大 约25秒。因此，由于蚀刻工艺245的持续时间为大约20秒，在光致抗蚀剂剥落时间窗内， 因此本实施例缓解了光致抗蚀剂剥落的问题。应当理解，上述特定的光致抗蚀剂剥落时间 窗仅为示例性，并且根据材料(例如，光致抗蚀剂、金属、蚀刻溶液等)的类型，以及技术工 艺节点可以得到其他时间窗，但是本发明不局限于此。 然后，在方法100的方框160中，第一光致抗蚀剂层被除去。参考图2E到图2F，通 过本领域公知的剥除(stripping)或灰化工艺可以除去光致抗蚀剂层240。例如，可以应用 使用化学溶液的剥除工艺。用于光致抗蚀剂剥除的化学溶液可以选自N-甲基吡啶-2-吡 咯烷酮(NMP)、 0K-71、环己醇、环戊醇、丙二醇甲醚(PGME)、丙二醇甲醚醋酸酯(PGMEA)或 者其他基于溶液的光致抗蚀剂剥除溶液。并且如图2F所示，应当注意到在蚀刻工艺245之 后，位于大沟槽220底部的金属层230的厚度可以被显著减少。应当理解，蚀刻时间和温度 可以调整，并且可以取决于在沟槽底部即将被蚀刻的期望金属数量。此外，被局部蚀刻(在 大沟槽220底部)的金属量可以取决于小沟槽214底部的金属层230的厚度，其可以如下 文所述，在后续蚀刻工艺中同时被除去。 方法100继续到方框170，其中可以在第二和第三沟槽上方形成第二光致抗蚀剂 层。现在参考图2G，光致抗蚀剂层250形成在PM0S器件的沟槽216和218上方。光致抗蚀 剂层250可以通过与形成光致抗蚀剂层240类似的工艺形成。光致抗蚀剂层250可以包括 范围从大约1， 000埃到20， 000埃的厚度，优选为大约2， 000埃。在本实施例中，光致抗蚀 剂层250可以用来从NMOS器件的沟槽214和220上除去金属层230 (P金属)。
然后，方法100继续到方框180，其中位于第一沟槽中的金属层和第四沟槽中的剩 余金属层可以通过第二蚀刻工艺除去。现在参考图2H，蚀刻工艺260可以对沟槽214和220 中的金属层执行，其中沟槽214和220均由光致抗蚀剂层250左曝光。蚀刻工艺260可以利 用适于蚀刻金属的蚀刻剂。在本实施例中，蚀刻工艺260可以是SC1工艺(标准清洁l)工
艺，其中蚀刻溶液包括具有i : i : 5容积比的NH40H : H202 :去离子水。并且在本实施
例中，蚀刻工艺260可以大约50C的温度执行大约20秒的期间。如上文所述由于该较短的 蚀刻时间落在光致抗蚀剂剥落时间窗内，因此短蚀刻时间还帮助降低光致抗蚀剂剥落的风险。此外，应当注意由于大沟槽220底部的金属层230已经被局部蚀刻(方框150)，因此小 沟槽214底部的金属层230厚度与大沟槽220底部的金属层230之间存在较小的偏差。因 此，蚀刻工艺260可以充分除去小沟槽214以及大沟槽220中的所有金属层230 (P金属)。
然后，方法100进行到方框190，其中第二光致抗蚀剂层被除去。参考图2H到图 21，通过剥除或灰化工艺可以除去光致抗蚀剂层250。用于光致抗蚀剂剥除的化学溶液可 以选自N-甲基吡啶-2-吡咯烷酮(NMP) 、 0K-71、环己醇、环戊醇、丙二醇甲醚(PGME)、丙二 醇甲醚醋酸酯(PGMEA)或者其他基于溶液的光致抗蚀剂剥除溶液。并且如图2I所示，在蚀 刻工艺260之后，位于沟槽214中的金属层230以及沟槽220中的剩余部分金属层230可 以被基本上蚀刻掉。因此，本实施例的优点是，即使小沟槽214中的金属层230初始与大沟 槽220中的金属层230相比具有不同的厚度，但是金属层230的两部分能够在最大程度降 低光致抗蚀剂剥落风险的情况下被基本上蚀刻掉。 虽然图中未显示，但是在方框190中从沟槽214和220上除去金属层230之后，可 以沉积其他金属层来局部地填充沟槽214和220。在本实施例中，金属层可以是N金属，以 形成用于NMOS器件的金属栅极。因此，本实施例公开了首先形成P金属，随后从NMOS器件 的沟槽上除去P金属，并且接着利用N金属部分地填充这些沟槽。在替代实施例中，方法 100可以执行如下首先形成N金属层，然后从PMOS器件的沟槽上除去N金属层，并且接着 利用P金属部分地填充这些沟槽以形成用于PMOS器件的金属栅极。此外，NOMS和PMOS器 件的金属栅极可以进一步包括填充金属，例如分别形成在N金属和P金属上的Al和W，并且 可以执行金属CMP，以形成栅电极。 并且，可以理解方法100可以继续其他步骤，从而形成各种接触孔和通孔，并且多 个构图电介质层和导电层也可以形成在衬底202上方，从而形成被配置用来连接各种掺杂 区域，例如NMOS和PMOS器件的源极和漏极区以及栅极结构的多层互连。例如，层间电介质 (ILD)与多层互连(MLI)结构可以如下配置，以使层间电介质分开并隔离多层互连结构的 每个金属层与其他金属层。在进一步的例子中，多层互连结构包括形成在衬底上的接触孔、 通孔和金属线。在一个例子中，多层互连结构可以包括例如铝、铝/硅/铜合金、钛、氮化 钛、钨、多晶硅、金属硅化物或者它们的组合的导电材料，被称为铝互连。铝互连可以通过包 括PVD(溅射)、CVD或者其组合的工艺形成。其他形成铝互连的制造技术可以包括光刻处 理和蚀刻，从而构图用于垂直连接(通孔和接触孔)以及水平互连(导电线)的导电材料。 或者，铜多层互连可以用来形成金属图案。铜互连结构可以包括铜、铜合金、钛、氮化钛、钽、 氮化钽、钨、多晶硅、金属硅化物或者它们的组合。铜互连可以通过包括CVD、 PVD(溅射)、 平整化或者其他合适工艺的技术形成。 总之，公开的方法和器件提供了一种在后栅极工艺中制造高K金属栅极器件的有 效手段。文中公开的方法具有縮短蚀刻时间和多个蚀刻循环，从而减小光致抗蚀剂剥落风 险的优点。该方法还具有双构图工艺的优点，从而补充具有不同尺寸的沟槽的PVD金属膜 底部覆盖效果。但是，该方法使用的材料和工艺与CMOS工艺流程是友好和兼容的，并且与 该工艺流程结合成本低廉。应当理解，文中的不同实施例提供了不同的优点，并且没有特定 优点对于所有实施例都是必须要求的。 上文已经概述了本发明的几个实施例的特征，从而本领域普通技术人员可以更好 地理解本发明的方面。本领域的普通技术人员应当了解，他们可以容易地使用本发明公开作为修改或设计其他工艺和结构的基础，以实现与本发明实施例相同的目的，和/或取得 相同的优点。本领域的普通技术人员还应当意识到，这样的等同结构没有脱离本发明的精 神和保护范围，并且他们可以在不脱离本发明的精神和保护范围的情况下进行各种变化、 替换和修改。例如，虽然文中描述的方法和器件具有后栅极工艺，但是可以考虑该方法和器 件可应用于包括后栅极工艺流程和前栅极工艺流程的混合工艺。
权利要求
一种制造半导体器件的方法，所述方法包括在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极；从所述第一、第二、第三和第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽；形成金属层以部分地填充所述第一、第二、第三和第四沟槽；在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂层；蚀刻所述第四沟槽中的部分金属层；除去所述第一光致抗蚀剂层；在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层；蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层；以及除去所述第二光致抗蚀剂层。
2. 如权利要求1所述的方法，其中通过湿蚀刻工艺蚀刻所述金属层，所述湿蚀刻工艺包括使用i : i : 5容积比的NH40H : H202 :去离子水的蚀刻溶液。
3. 如权利要求1所述的方法，其中所述第一光致抗蚀剂层与所述第二光致抗蚀剂层分 别包括大约2，000埃的厚度。
4. 如权利要求1所述的方法，其中所述第一栅极结构的栅极长度小于所述第四栅极结 构的栅极长度。
5. —种制造半导体器件的方法，所述方法包括在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极；从所述第一、第二、第三和第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、 第三和第四沟槽；形成金属层以填充所述第一、第二、第三和第四沟槽； 在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂层；蚀刻所述第四沟槽中的部分金属层，所述蚀刻执行不超出光致抗蚀剂剥落时间窗的期间；除去所述第一光致抗蚀剂层；在所述第二沟槽和第三沟槽上方形成第二光致抗蚀剂层；蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层，所述蚀刻执行 不超出光致抗蚀剂剥落时间窗的期间；以及 除去所述第二光致抗蚀剂层。
6. 如权利要求1或5所述的方法，其中所述金属层包括厚度范围从大约10埃到大约 200埃的P金属或者N金属。
7. 如权利要求6所述的方法，其中若所述金属层包括P金属，所述第一栅极结构与所述 第四栅极结构的每一个为NM0S器件的一部分；以及若所述金属层包括N金属，所述第一栅极结构与所述第四栅极结构的每一个为PM0S器 件的一部分。
8. 如权利要求5所述的方法，其中所述光致抗蚀剂剥落窗为大约25秒。
9. 如权利要求5所述的方法，其中所述第一栅极结构的栅极长度小于所述第四栅极结 构的栅极长度。
10. —种制造半导体器件的方法，所述方法包括在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极，其 中所述第一栅极结构的栅极长度小于所述第四栅极结构的栅极长度；从所述第一、第二、第三和第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、 第三和第四沟槽；形成金属层以填充所述第一、第二、第三和第四沟槽；在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂层；蚀刻所述第四沟槽中的部分金属层；除去所述第一光致抗蚀剂层；在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层； 蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层；以及 除去所述第二光致抗蚀剂层。
11. 如权利要求1或10所述的方法，其中所述第一栅极结构的栅极长度范围从大约 0. 028um到大约0. 03um，并且所述第四栅极结构的栅极长度范围从大约lum到大约10um。
12. 如权利要求11所述的方法，其中所述第二栅极结构与所述第一栅极结构具有基本 相同的栅极长度，并且所述第三栅极结构与所述第四栅极结构具有基本相同的栅极长度。
13. 如权利要求IO所述的方法，其中所述第一栅极结构与所述第四栅极结构的每一个 为NM0S器件的一部分，以及所述第二栅极结构与所述第三栅极结构的每一个为PM0S器件 的一部分。
14. 如权利要求IO所述的方法，其中所述第一栅极结构与所述第四栅极结构的每一个 为PM0S器件的一部分，以及所述第二栅极结构与所述第三栅极结构的每一个为NM0S器件 的一部分。
15. 如权利要求1、5、10任意一项所述的方法，其中所述形成金属层包括通过物理气相 沉积PVD形成所述金属层。
全文摘要
本发明公开了一种制造半导体器件的方法。所述方法包括在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极，从所述第一、第二、第三和所述第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽，形成金属层以部分地填充所述第一、第二、第三和第四沟槽，在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂层，蚀刻所述第四沟槽中的部分金属层，除去所述第一光致抗蚀剂层，在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层，蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层，以及除去所述第二光致抗蚀剂层。
文档编号H01L21/8234GK101740506SQ20091021009
公开日2010年6月16日 申请日期2009年11月5日 优先权日2008年11月6日
发明者叶明熙, 林舜武, 王崇铭, 陈启群 申请人:台湾积体电路制造股份有限公司