专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路，并且更加具体地，涉及一种具有用于引线键合
的焊接焊盘的半导体集成电路。
背景技术：
在晶圆测试中，与测试器相连接的探针与每个焊盘相接触，从而执行用于确定半 导体芯片是否是有缺陷的或者无缺陷的筛选处理。半导体集成器件具有下述构造，其中半 导体芯片被安装在衬底上并且形成在该半导体芯片上的焊盘经由诸如Au线的焊线被连接 至形成在衬底上的缝合(stitch)(连接部件)。 日本未经审查的专利申请公开NO. 2004-63540 (Nakahira)公开了一种半导体器 件，该半导体器件具有形成在一个焊盘中的单金属层结构的焊盘和双金属层结构的焊盘。 图16示出由Nakahira公开的半导体器件的构造。如图16中所示，由Nakahira公开的半 导体器件具有形成在一个焊盘中的双金属层结构的焊盘(包括第一层焊盘8和第二层焊盘 1)和单金属层结构的焊盘3。 第一层焊盘8和第二层焊盘1通过多个通孔11相互连接。用于连接第二层焊盘l 和单金属层结构的焊盘3的线12由金属布线层形成。在晶圆测试中使用单金属层结构的 焊盘3，在引线键合中使用双金属层结构的焊盘。
发明内容
本发明人已经发现下述问题。在由Nakahira公开的半导体集成电路中，单金属层 结构的焊盘和双金属层结构的焊盘被形成在一个焊盘中，这导致了在用于焊接的焊盘的布 局中的自由度被限制的问题。 因此，存在对于增强在半导体集成线路中的焊盘的布局中的自由度的需求。
本发明的第一个示例性方面是半导体集成电路，其包括I/0缓冲器，该1/0缓冲 器被提供在半导体芯片中；单层焊盘，该单层焊盘形成在I/O缓冲器的上方；以及多层焊 盘，该多层焊盘与单层焊盘分离地形成在I/O缓冲器的上方。通过此构造，单层焊盘与多层 焊盘能够独立地布置，从而增强在用于焊接的焊盘的布局中的自由度。 根据本发明的示例性方面，能够提供一种半导体集成电路，该半导体集成电路能 够增强半导体集成电路中的焊盘的布局中的自由度。
结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特 征将更加明显，其中 图1是示出根据本发明的第一示例性实施例的半导体芯片的构造的图； 图2是示出根据第一示例性实施例的半导体集成电路的构造的图； 图3是用于解释在执行用于根据第一示例性实施例的半导体芯片的焊接和晶圆测试之后多层焊盘和单层焊盘中的每一个的状态的图； 图4是用于解释在执行用于根据第一示例性实施例的半导体芯片的焊接和晶圆 测试之后多层焊盘和单层焊盘中的每一个的另一状态的图； 图5是示出根据本发明的第二示例性实施例的半导体芯片的构造的图； 图6是示出图5中所示的半导体芯片的主要部分的构造的平面图； 图7是示出图5中所示的半导体芯片的主要部分的构造的截面图； 图8是示出根据本发明的第三示例性实施例的半导体芯片的主要部分的构造的
平面图； 图9是示出图8中所示的半导体芯片的主要部分的构造的截面图；
图10是用于解释根据第三示例性实施例的半导体芯片的有利效果的图；
图11是用于解释根据第三示例性实施例的半导体芯片的另一有利效果的图；
图12是用于解释根据第三示例性实施例的半导体芯片的又一有利效果的图；
图13是示出根据本发明的第四示例性实施例的半导体芯片的构造的图；
图14是示出图13中所示的半导体芯片的主要部分的构造的平面图；
图15是示出图13中所示的半导体芯片的主要部分的另一构造的平面图；以及
图16是示出在日本未经审查的专利申请公开No. 2004-63540中公开的半导体器 件的构造的图。
具体实施例方式
在下面将会参考附图描述根据本发明的示例性实施例的半导体集成电路。在整个 附图中，用同样的附图标记表示同样的组件并且适当地省略其描述。为了进行说明，在附图 中放大了根据本发明的示例性实施例的半导体集成电路的主要部分。
[第一示例性实施例] 将会参考图1描述根据本发明的第一示例性实施例的半导体集成电路的构造。图 1是示出用于在根据本示例性实施例的半导体集成电路中使用的半导体芯片100的构造的 图。半导体芯片100包括半导体衬底101、1/0缓冲器102、单层焊盘103、以及多层焊盘104。
例如，Si衬底用作半导体衬底101。 1/0缓冲器102形成在半导体衬底101上。1/ 0缓冲器102形成在半导体芯片100的外围部分。在图1中，左侧表示半导体芯片100的内 部并且右侧表示其外部。 单层焊盘103和多层焊盘104形成在I/O缓冲器102的上方。单层焊盘103的一 部分形成在I/O缓冲器102的上方，并且单层焊盘103的另一部分形成为相对于I/O缓冲 器102朝着半导体芯片100的内部凸出。多层焊盘104的一部分形成在I/O缓冲器102的 上方，并且多层焊盘104的另一部分形成为相对于I/O缓冲器102朝着半导体芯片100的 外部凸出。单层焊盘103和多层焊盘104中的每一个的整体可以形成在其中形成1/0缓冲 器102的区域中。 在本示例性实施例中，N金属层形成在半导体衬底101的上方。尽管未示出，但是 层间绝缘层形成在金属层之间。在本示例性实施例中，描述了多层焊盘104由两个金属层 形成的示例。 多层焊盘104包括第一焊盘104a，该第一焊盘104a由N个金属层当中的最上面的N层金属形成；和第二焊盘104b，该第二焊盘104b由形成在第一焊盘104a的下面的N_l层 金属形成。即，多层焊盘104的上层对应于第一焊盘104a，并且多层焊盘104的下层对应于 第二焊盘104b。形成在第一焊盘104a和第二焊盘104b之间的层间绝缘层105具有用于相 互连接第一焊盘104a和第二焊盘104b的多个焊盘通路106。 单层焊盘103由最上面的N层金属形成。单层焊盘103和是多层焊盘104的上层 的第一焊盘104a由相同的最上面的金属层形成。彼此分离地形成第一焊盘104a和单层焊 盘103。因此，彼此分离地提供单层焊盘103和多层焊盘104。 1/0缓冲器102由多个金属层当中的位于被用于单层焊盘103和多层焊盘104的 N层金属和N-1层金属的下面的金属层形成。虽然在上面已经描述了多层焊盘104由两个 金属层形成的示例，但是多层焊盘104的结构不限于此。 图2示出根据本示例性实施例的半导体集成电路的构造。如图2中所示，根据本 示例性实施例的半导体集成电路具有下述构造，其中形成在半导体芯片100中的单层焊盘 103和多层焊盘104通过诸如金线的焊线108连接至形成在引线框架107上的缝合(连接 部件)(未示出)。用成型树脂109密封并且覆盖半导体芯片100、焊线108等等。
现在参考图3和图4，描述在利用半导体芯片100执行晶圆测试和焊接之后单层焊 盘103和多层焊盘104中的每一个的状态。图3和图4是用于解释在执行晶圆测试和焊接 之后单层焊盘103和多层焊盘104中的每一个的状态的图。图3和图4示出不同的探针标 记111。 单层焊盘103是专用于焊接的焊盘，并且对单层焊盘103没有执行探针探测。因 此，如图3和图4中所示，单层焊盘103不具有在晶圆测试期间形成的探针标记(针迹)lll。 单层焊盘103通过焊点110连接至焊线108。 多层焊盘104是在其上至少执行了探针探测，并且在其上不仅执行探针探测而且 执行焊接的焊盘。被连接至测试器的探针与多层焊盘104接触，从而执行用于确定半导体 芯片是有缺陷的还是无缺陷的筛选工艺。因此，当探针与多层焊盘104相接触时探针标记 111形成在多层焊盘104上。 在图3中所示的示例中，探针以探针从侧面划过多层焊盘104的表面的方式压向 多层焊盘104。因此，探针标记111像多层焊盘104上的划痕。 在图4中所示的示例中，探针被从上方竖直地压向多层焊盘104。因此，探针标记 111是形成在多层焊盘104中的凹陷。多层焊盘104通过焊点110连接至焊线108。
根据本示例性实施例，相互分离地形成单层焊盘103和多层焊盘104。因此，能够 增强用于焊接的焊盘的布局中的自由度。此外，对由单金属层形成的单层焊盘103仅执行 焊接，并且对其没有进行探针探测。因此，防止焊盘的剥落等等并且能够增加焊接强度。此 外，对由多个金属层形成的多层焊盘104能够执行探针探测和焊接。
[第二示例性实施例] 将会参考图5描述根据本发明的第二示例性实施例的半导体集成电路。图5是示 出用于在根据第二示例性实施例的半导体集成电路中使用的半导体芯片200的构造的图。 在图5中，通过相同的附图标记表示与图1中所示的同的组件，并且省略了其描述。
如图5中所示，在本示例性实施例中，沿着半导体芯片200的每个边缘布置两个焊 盘行。在位于半导体芯片200的最上面周围的第一焊盘行中，形成多个多层焊盘104。在位于第一焊盘行内部的第二焊盘行中，形成多个单层焊盘103。 S卩，单层焊盘103形成在多层 焊盘104的内部。以交错的方式布置单层焊盘103和多层焊盘104。 图6和图7均示出图5中所示的半导体芯片200的主要部分的构造。图6是半导 体芯片200的平面图。图7是半导体芯片200的截面图。如图6和图7中所示，半导体芯 片200包括半导体衬底101、 I/O缓冲器102、单层焊盘103、多层焊盘104、 I/O环状电源线 112、内部电源网113、以及1/0缓冲器电源加强线114。 像第一示例性实施例中一样，I/O缓冲器102形成在半导体衬底101的外围部分。 在图7中，左侧表示半导体芯片200的内部，并且右侧表示半导体芯片200的外部。N个金 属层形成在半导体衬底101的上方。多层焊盘104包括第一焊盘104a，该第一焊盘104a由 最上面的N层金属形成；和第二焊盘104b，该第二焊盘104b由形成在第一焊盘104a的下 面的N-1层金属形成。单层焊盘103中的每一个由最上面的N层金属形成。相互分离地放 置单层焊盘103和多层焊盘104。如上所述，单层焊盘103是专用于焊接的焊盘，并且多层 焊盘是对其执行焊接和探针探测的焊盘。 1/0缓冲器102由形成在N层金属和N-1层金属的下面的金属层形成。如图7中 所示，被连接至1/0缓冲器102的1/0环状电源线112形成在1/0缓冲器102的上方。1/ 0环状电源线112是形成在I/O缓冲器102的上方的金属层并且由位于N-l层金属之下的 金属层形成。 内部电源网113形成在半导体芯片200的内部。内部电源网113由N层金属和 N-l层金属形成。I/O缓冲器电源加强线114形成在I/O缓冲器102和单层焊盘103之间。 即，单层焊盘103形成在1/0缓冲器电源加强线114的上方。 I/O缓冲器电源加强线114由N-l层金属形成。换言之，I/O缓冲器电源加强线 114由与第二焊盘104b和内部电源线网113的下层相同层的金属层形成。如图6中所示， 1/0缓冲器电源加强线114包括I/OGND电源加强线114a，该I/O GND电源加强线114a用 于加强I/O缓冲器102的GND电源；和I/O VDD电源加强线114b，该I/O VDD电源加强线 114b用于加强I/O缓冲器102的VDD电源。沿着半导体芯片200的周围形成I/O缓冲器电 源加强线114。 如此，多层焊盘104被布置在半导体芯片200的周围部分上并且单层焊盘103被 布置在多层焊盘104的内部。因此，I/O缓冲器电源加强线114能够由位于单层焊盘103的 下面的金属层形成。注意的是，堆叠的N个金属层的厚度朝着上层增加。因此，位于靠近上 层的金属层能够用于1/0缓冲器电源加强线114，这使得能够减少布线电阻。结果，在没有 增加布线层的数量的情况下能够加强I/O缓冲器的电源。
[第三示例性实施例] 将会参考图8和图9描述根据本发明的第三示例性实施例的半导体集成电路。图 8是示出根据本示例性实施例的半导体芯片300的构造的平面图。图9是半导体芯片300 的截面图。在图8和图9中，通过相同的附图标记表示与上述相同的组件，并且适当地省略 其描述。 在本示例性实施例中，像图5中一样，沿着半导体芯片的每个边缘布置两个焊盘 行。多层焊盘104形成在最外面的焊盘行中，并且单层焊盘103被形成在位于最外面的焊 盘行的内部的焊盘行中。以交错的方式布置单层焊盘103和多层焊盘104。
像第一示例性实施例一样，多层焊盘104中的每一个包括第一焊盘104a，该第一 焊盘104a由最上面的N层金属形成；和第二焊盘104b，该第二焊盘104b由形成在第一焊盘 104a的下面的N-l层金属形成。单层焊盘103中的每一个由最上面的N层金属形成。相互 分离地提供单层焊盘103和多层焊盘104。如上所述，单层焊盘103是专用于焊接的焊盘， 并且多层焊盘104是对其执行焊接和探针探测的焊盘。 如图8中所示，多层焊盘104包括芯GND焊盘115，该芯GND焊盘115用于将GND 电源提供给内部电源网113 ;和芯VDD焊盘116，该芯VDD焊盘116将VDD电源提供给内部 电源网113。芯GND焊盘115被连接至芯GND电源加强线117a。芯VDD焊盘116被连接至 芯VDD电源加强线117b。 芯GND电源加强线117a和芯VDD电源加强线117b中的每一个具有由N层金属形 成的部分和由N-l层金属形成的部分。在N层金属和N-1层金属相互重叠的部分中，通过 形成在层间绝缘层中的通路连接N层金属和N-l层金属。 如图9中所示，被连接至I/O缓冲器102的I/O环状电源线112形成在I/O缓冲 器102的上方。I/O环状电源线112是被形成在I/O缓冲器102的上方的金属层并且由位 于N-2层金属118的下面的金属层形成。 内部电源网113形成在半导体芯片300的内部。内部芯电源加强线117形成在I/ 0缓冲器102和单层焊盘103的之间，并且包括芯GND电源加强线117a和芯VDD电源加强 线117b。单层焊盘103形成在内部芯电源加强线117和I/O环状电源线112的上方。
内部芯电源加强线117由N-l层金属和N-2层金属118形成。层间绝缘层119形 成在N-2层金属118和N-1层金属之间。通过通路120连接N-2层金属118和N-1层金属。
如此，多层焊盘104被布置在半导体芯片30的周围部分上，并且单层焊盘103被 布置在多层焊盘104的内部。因此，内部芯电源加强线117能够由位于单层焊盘103的下面 的金属层形成。因此，能够增加从芯GND焊盘115或者芯VDD焊盘116延伸的引入(lead-in) 布线层的数目，并且能够减少布线电阻。结果，能够加强内电源网113的电源。
将会参考图10至图12描述根据本示例性实施例的半导体集成电路的有利效果。 如图10中所示，半导体芯片300包括内部电源网113的电阻Rl、从多层焊盘104延伸到内 部电源网113的引入布线的电阻R2、以及焊线108的电阻R3。 传统上，需要分离地提供电源焊盘以加强内部芯电源。在这样的情况下，每个电源 具有如上所述的电阻。同时，在根据本示例性实施例的半导体芯片300中，内部芯电源加强 线117形成为实现电源的加强。这消除了分离地提供用于加强内部芯电源的电源焊盘的需 要，与传统的情况不同。此外，能够减少布线电阻。 因此，如图11中所示，能够减少由于电源线的电阻分量引起的电压下降(IR Drop)，并且能够减少电源焊盘的数目(电源的数目)。因此，如图12中所示，能够减少多层 焊盘104的数目，这导致半导体芯片的尺寸的减少。
[第四示例性实施例] 将会参考图13和图14描述根据本发明的第四示例性实施例的半导体集成电路。 图13是示出根据该示例性实施例的半导体芯片400的构造的图。图14是示出图13中所 示的半导体芯片400的主要部分的构造的平面图。 根据本示例性实施例的半导体芯片400适合于诸如CPU芯的高速宏块(macro)。
7如图13中所示，在本示例性实施例中，沿着半导体芯片400的每个边缘形成一个焊盘行。在 沿着半导体芯片400的外围形成的每个焊盘行中，形成多层焊盘104。 像第一示例性实施例一样，I/O缓冲器102形成在半导体衬底101的周围部分。多 层焊盘104形成在I/O缓冲器102的上方。如图14中所示，多层焊盘104包括芯GND焊盘 115和芯VDD焊盘116。芯GND焊盘115被连接至芯GND电源加强线117a，并且芯VDD焊盘 116被连接至芯VDD电源加强线117b。 单层焊盘103形成在芯GND电源加强线117a和芯VDD电源加强线117b的上方。 高速宏块使得能够进行高速电路操作并且具有大的电流消耗。因此，形成在内部芯电源加 强线117的上方的单层焊盘103使得能够加强电源。如上所述，单层焊盘103是专用于焊 接的焊盘，并且多层焊盘104是对其执行焊接和探针探测的焊盘。 图15示出图13中所示的半导体芯片的主要部分的另一构造。在图15中所示的 示例中，焊球121形成在单层焊盘103的每一个上。这样，安装方法不限于引线键合，并且 能够采用任何安装方法。替代使用焊球121，在焊线108被切割并且仅剩余焊点110之后可 以进行反转安装。 如上所述，根据本发明的示例性实施例，相互分离地形成单层焊盘103和多层焊 盘104，从而增强用于焊接的焊盘布局中的自由度。此外，对由单金属层形成的单层焊盘 103仅执行焊接，并且没有对其执行探针探测。因此，防止焊盘的剥落等等并且能够增加焊 接强度。 此外，多层焊盘104被布置在半导体芯片200的周围部分上，并且单层焊盘103被 布置在多层焊盘104的内部。结果，在没有增加布线层的数目的情况下能够实现1/0缓冲 器102的电源的加强。此外，能够减少半导体芯片的尺寸。 本发明不限于上面的示例性实施例，并且在没有脱离本发明的范围的情况下能够 以各种方式进行修改。 本领域的技术人员能够根据需要组合第一至第四示例性实施例。 虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本
发明可以在权利要求的精神和范围内以各种修改来实践，并且本发明并不限于上述的示例。 此外，权利要求的范围不受到上述的示例性实施例的限制。 此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行过修改亦是如此。
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权利要求
一种半导体集成电路，包括I/O缓冲器，所述I/O缓冲器被提供在半导体芯片上；单层焊盘，所述单层焊盘形成在所述I/O缓冲器的上方；以及多层焊盘，所述多层焊盘与所述单层焊盘分离地形成在所述I/O缓冲器的上方。
2. 根据权利要求1所述的半导体集成电路，其中所述单层焊盘是专用于焊接的焊盘。
3. 根据权利要求1所述的半导体集成电路，其中所述多层焊盘是对其至少执行探测的 焊盘。
4. 根据权利要求3所述的半导体集成电路，其中所述多层焊盘是对其进一步执行焊接的焊盘。
5. 根据权利要求1所述的半导体集成电路，其中所述多层焊盘每个都具有在其上形成的探针标记。
6. 根据权利要求l所述的半导体集成电路，其中以交错的方式布置所述单层焊盘和所述多层焊盘，并且 所述单层焊盘被布置在所述半导体芯片的所述多层焊盘的内部。
7. 根据权利要求6所述的半导体集成电路，进一步包括I/O缓冲器电源加强线，所述 I/O缓冲器电源加强线被连接至所述I/O缓冲器，其中所述单层焊盘形成在所述I/O缓冲器电源加强线的上方。
8. 根据权利要求6所述的半导体集成电路，进一步包括内部芯电路，所述内部芯电路形成在所述半导体芯片的所述单层焊盘和所述多层焊盘 的内部；以及内部芯电源加强线，所述内部芯电源加强线被连接至所述内部芯电路， 其中所述单层焊盘形成在所述内部芯电源加强线的上方。
9. 根据权利要求7所述的半导体集成电路，进一步包括I/O环状电源线，所述I/O环状 电源线被连接至所述I/O缓冲器，其中所述单层焊盘形成在所述I/O环状电源线的上方。
10. 根据权利要求1所述的半导体集成电路，进一步包括内部芯电路，所述内部芯电路形成在所述半导体芯片的所述多层焊盘的内部；以及 内部芯电源加强线，所述内部芯电源加强线被连接至所述内部芯电路，其中 沿着所述半导体芯片的周围部分布置所述多层焊盘，并且 所述单层焊盘形成在所述内部芯电源加强线的上方。
全文摘要
本发明提供一种半导体集成电路。根据本发明的示例性实施例的半导体集成电路包括被提供在半导体芯片中的I/O缓冲器、单层焊盘、以及多层焊盘。单层焊盘形成在I/O缓冲器的上方。多层焊盘与单层焊盘分离地形成在I/O缓冲器的上方。单层焊盘是专用于焊接的焊盘，并且多层焊盘是对其执行探针探测和焊接的焊盘。
文档编号H01L23/544GK101764112SQ20091025376
公开日2010年6月30日 申请日期2009年12月17日 优先权日2008年12月24日
发明者园原英雄 申请人:恩益禧电子股份有限公司