专利名称：半导体装置及其芯片选择方法
技术领域：
本公开内容的各方面总的来说涉及一种半导体装置，具体地说涉及一种用于半导 体装置的芯片选择方法。
背景技术：
为了提高半导体装置的集成密度，近来正在开发将多个芯片堆叠和封装成单个封 装体的三维(3D)半导体装置。由于3D半导体装置包括位于单个器件内的多个芯片，因此 3D半导体装置配置为使得电信号可以将多个芯片中的每一个芯片与其它芯片区别开，并且 从多个芯片中选择特定的芯片。图1是示出包括现有技术的芯片选择电路的传统半导体装置的构造的示图。如图 1所示，构成半导体装置的三个芯片即芯片1、芯片2以及芯片3以一个位于另一个顶上的 方式堆叠，但未形成精确的垂直对齐。芯片1至芯片3中的每一个均包括单独的芯片选择 引脚(或焊盘)1和2以接收芯片选择信号。通过两个芯片选择引脚1和2施加两个电压， 例如外部电压VDD和接地电压VSS给芯片1至芯片3中的每一个。因此，可基于所施加的 两个电压VDD和VSS从三个芯片芯片1至芯片3中选择特定的芯片。如图1所示，由于现 有技术的半导体装置包括两个芯片选择引脚1和2，因此最多可进行四个芯片选择。然而，由于现有技术的半导体装置需要配备有上述的单独的芯片选择引脚，因此 难于保证用于严格限制可获得的芯片选择数量的芯片选择引脚的表面区域。另外，由于需 要单独的布线连接以对芯片选择引脚提供电压VDD和VSS，因此需要复杂的布线结构。此 外，根据现有技术，由于芯片以在垂直方向非对齐方式堆叠，因此封装结构复杂，并且难以 将多个芯片封装成单个封装体。
发明内容
因此，需要可克服上述一个或多个问题的一种改进的半导体存储装置以及相关的 芯片选择方法。因而，本发明的各方面可提供一种能够通过使用穿透硅通孔(TSV)产生芯 片选择信号的半导体装置和相关的芯片选择方法。为了获得优点，并根据本发明的目的，如本文中具体实施的和在此宽泛描述的，本 发明的一个示例性方面可提供一种具有多个芯片的半导体装置，包括多个锁存单元，多个 锁存单元中的每一个锁存单元设置于多个芯片中的相应的一个芯片内，并且配置为在彼此 不同的时间点锁存时钟信号和分频信号，以产生多个芯片中的相应一个芯片的芯片识别信 号，其中通过分频时钟信号而产生分频信号，且所述时钟信号和分频信号经多个穿透硅通 孔(TSV)传输；以及多个芯片选择信号产生单元，多个芯片选择信号产生单元中的每一个设置于多个芯片中的相应的一个芯片内，并且配置为将芯片选择识别信号与多个芯片中的 相应的一个芯片的芯片识别信号比较，以产生多个芯片中的相应的一个芯片的芯片选择信 号，其中，当芯片识别信号与芯片选择识别信号匹配时，芯片选择信号使能多个芯片中的相 应的一个芯片。本发明的另一方面可提供一种用于半导体装置的芯片选择方法，包括步骤将时 钟信号和分频信号经多个TSV传输到多个芯片中的每一个芯片，并且将芯片标识符分配给 所述多个芯片中的每一个芯片，其中通过分频所述时钟信号而产生所述分频信号；以及选 择被分配有与芯片选择标识符相匹配的芯片标识符的芯片。本发明的又一方面可提供一种半导体装置，包括第一 TSV，配置为穿透并且耦合 第一芯片和第二芯片，并且配置为传输时钟信号；第二 TSV，配置为穿透并且耦合第一芯片 和第二芯片，并且配置为传输通过分频所述时钟信号而产生的分频信号；第一锁存单元， 配置为在第一时间点锁存所述时钟信号和分频信号的电平，以产生第一芯片的芯片识别信 号；第一芯片选择信号产生单元，配置为当第一芯片的芯片识别信号与芯片选择识别信号 匹配时，产生第一芯片选择信号；第二锁存单元，配置为在第二时间点锁存所述时钟信号和 分频信号的电平，以产生第二芯片的芯片识别信号；以及第二芯片选择信号产生单元，配置 为当第二芯片的芯片识别信号与芯片选择识别信号匹配时，产生第二芯片选择信号。
结合于该说明书中并构成该说明书一部分的附示了本发明的各个方面，并与 说明书描述一起用于解释本发明的原理。图1是示出包括现有技术的芯片选择电路的半导体装置构造的示图；图2是示意性示出根据本发明实施例的半导体装置的构造的方框图；图3是示出根据实施例的图2的半导体装置的操作的时序图；以及图4是示出图2的第一芯片选择信号产生单元的实施例的构造的示图。
具体实施例方式下面，将通过优选实施例并参照附图描述根据本发明的半导体装置及其芯片选择 方法。图2是示意性示出根据本发明实施方式的半导体装置的构造的框图。如图2所示， 多个芯片CO至C2以一个位于另一个顶上的方式垂直堆叠以构成半导体装置1。多个堆叠 芯片CO至C2通过穿透多个芯片CO至C2的多个穿透硅通孔TSVl至TSV5而彼此电连接。 在该实施例中，为了便于描述，图示了仅三个芯片和仅五个TSV，但堆叠芯片的数量和TSV 的数量并不局限于此，也就是说，半导体装置1可包括更多个堆叠芯片和更多个TSV。如图2所示，第一至第三TSV即TSVl至TSV3接收时钟信号CLK。时钟信号CLK经 第一 TSV即TSVl分别被传输到第一至第三芯片CO至C2。第一芯片CO包括第一分频单元 11。第一分频单元11可利用配置为将输入信号的周期加倍的传统分频器来实现。第一分 频单元11设置于第一芯片CO内，并且串联耦合到第二 TSV即TSV2。在此，包括第一分频单 元11的第一芯片⑶起到作为其余芯片的主芯片的作用。因此，第一分频单元11接收时钟 信号CLK，以产生周期为时钟信号CLK的周期的两倍的第一分频信号。第一分频信号经第二TSV即TSV2分别被传输到第二芯片Cl和第三芯片C2。第二分频单元1 和第三分频单元12b也可设置于第一芯片CO内，并且串联耦合 到第三TSV即TSV3。第二分频单元1 和第三分频单元12b中的每一个也可利用配置为将 其输入信号的周期加倍的传统分频器来实现。由于第二分频器1 和第三分频单元12b彼 此串联耦合，因此第三分频单元12b可产生周期为时钟信号CLK的周期的四倍的第二分频 信号。第二分频信号也经第三TSV即TSV3被传输到第二芯片Cl和第三芯片C2中的每一 个。第一至第三分频单元11、1加以及12b构成设置于第一芯片CO内的时钟产生单 元，且从第一芯片CO产生的第一分频信号和第二分频信号、以及时钟信号CLK经第一至第 三TSV即TSVl至TSV3被传输到相应的第一至第三芯片CO至C2。第一至第三芯片CO至C2分别包括第一至第三锁存单元13、23以及33。第一锁 存单元13分别从第一 TSV即TSV1、第一分频单元11的输出端以及第三分频单元12b的输 出端接收时钟信号CLK、第一分频信号以及第二分频信号，并且在第一时间点锁存时钟信号 CLK、第一分频信号以及第二分频信号的电平。第二锁存单元23分别从第一至第三TSV即 TSVl至TSV3接收时钟信号CLK、以及第一分频信号和第二分频信号，并且在第二时间点锁 存时钟信号CLK、以及第一分频信号和第二分频信号的电平。类似地，第三锁存单元33分别 从第一至第三TSV即TSVl至TSV3接收时钟信号CLK、以及第一分频信号和第二分频信号， 并且在第三时间点锁存时钟信号CLK、以及第一分频信号和第二分频信号的电平。第一至第三时间点由分别包括在第一至第三芯片CO至C2内的第四TSV即TSV4以 及第一至第三脉冲产生单元15、25以及35所确定。第一至第三芯片CO至C2的第一至第 三脉冲产生单元15、25以及35分别串联耦合到第一至第三芯片CO至C2内的第四TSV即 TSV4。第一脉冲产生单元15设置于第一芯片CO内，并且经第四TSV即TSV4接收时钟信号 CLK。第一脉冲产生单元15可产生脉冲LC0，该脉冲LCO是通过将所接收到的时钟信号CLK 延迟一预定时间而使能的。上述预定时间可例如为等于或大于时钟信号CLK的周期的3/2 的时间段，但所述实施方式并不局限于此。设置于第二芯片Cl内的第二脉冲产生单元25 和设置于第三芯片C2内的第三脉冲产生单元35可分别通过将它们的输入信号延迟例如时 钟信号CLK的单个周期来产生脉冲LCl和LC2。因此，能够在时钟信号CLK被延迟等于或大 于时钟信号CLK的周期的3/2的时间段的某个时间点处将第一脉冲产生单元15的输出信 号LCO使能。然后，因为第二脉冲单元25经第四TSV即TSV4接收第一脉冲产生单元15的 输出信号LC0，因此能够在时钟信号CLK被延迟等于或大于时钟信号CLK周期的5/2的时间 段的某个时间点处将第二脉冲产生单元25的输出信号LCl使能。然后，因为第三脉冲单元 25通过第四TSV即TSV4接收第二脉冲产生单元25的输出信号LC1，因此能够在时钟信号 CLK被延迟等于或大于时钟信号CLK周期的7/2的时间段的某个时间点处将第三脉冲产生 单元35的输出信号LC2使能。因此，第一锁存单元13能够响应于从第一脉冲产生单元15产生的脉冲LC0，锁存 时钟信号CLK、以及第一分频信号和第二分频信号的电平，并且相似地，第二锁存单元23和 第三锁存单元33能够分别响应于自第二脉冲产生单元25和第三脉冲产生单元35产生的 脉冲LCl和LC2，锁存时钟信号CLK、以及第一分频信号和第二分频信号的电平。第一至第三锁存单元13、23以及33的输出信号分别作用为第一至第三芯片⑶至C2的个体芯片识别(ID)信号CID0<0:2>至CID2<0:2>。现将详细描述芯片识别信号 CID0<0:2> 至 CID2<0:2>。第一至第三芯片CO至C2分别包括第一至第三芯片选择信号产生单元17、27以 及37。第一至第三芯片选择信号产生单元17、27以及37分别接收第一至第三芯片CO至 C2的芯片识别信号CID0<0:2>至CID2<0:2>中的各个相应信号以及芯片选择识别信号 MID<0:2>,以产生第一至第三芯片选择信号csO至cs2。特别地，第一芯片选择信号产生 单元17将第一芯片CO的芯片识别信号CID0<0:2>与芯片选择识别信号MID<0:2>比较， 并且如果芯片识别信号CID0<0:2>与芯片选择识别信号MID<0:2>匹配，将第一芯片选择 信号csO使能。相似地，第二芯片选择信号产生单元27也将第二芯片Cl的芯片识别信号 CID1<0:2>与芯片选择识别信号MID<0:2>比较，并且如果芯片识别信号CIDKO:2>与芯片 选择识别信号MID<0:2>匹配，将第二芯片选择信号csl使能。相似地，第三芯片选择信号 产生单元37也将第三芯片C2的芯片识别信号CID2<0:2>与芯片选择识别信号MID<0:2> 比较，并且如果芯片识别信号CID2<0 2>与芯片选择识别信号MID<0 2>匹配，将第三芯片 选择信号cs2使能。芯片选择识别信号MID<0:2>可为识别要从多个芯片CO至C2中选择的芯片的命 令信号。芯片选择识别信号MID<0:2>从半导体装置1的外部输入，但实施方式并不意图局 限于此。例如，芯片选择识别信号MID<0:2>可为从耦合到半导体装置1的控制器输入的信 号，以选择和使能半导体装置1的芯片。第一至第三芯片选择信号csO至cs2是能够选择 和使能要由控制器选择和使能的芯片的信号。另外，芯片选择识别信号MID<0:2>可经第五 TSV即TSV5分别被传输到第一至第三芯片CO至C2的第一至第三芯片选择信号产生单元 17,27 以及 37。图3是示出根据实施例的图2的半导体装置1的操作的时序图。参见图2和图 3，当输入时钟信号CLK时，时钟信号CLK经第一 TSV即TSVl被传输到第一至第三芯片CO 至C2。第一分频单元11经第二 TSV即TSV2传输频率为时钟信号CLK的频率的一半(1/2) 的第一分频信号。第二分频单元1 和第三分频单元12b经第三TSV即TSV3传输频率为 时钟信号CLK的频率的四分之一 (1/4)的第二分频信号。在图3中，“TSV1”、“TSV2”以及 “TSV3”分别表示经第一至第三TSV即TSVl至TSV3传输的时钟信号CLK以及第一分频信号 和第二分频信号。第一脉冲产生单元15接收时钟信号CLK以产生脉冲LC0，该脉冲LCO是 在将时钟信号CLK延迟等于或大于时钟信号CLK周期的3/2的时间段的某个时间点处被使 能的；第二脉冲产生单元25和第三脉冲产生单元35分别产生脉冲LCl和LC2，脉冲LCl和 LC2是在将分别时钟信号CLK延迟等于或大于时钟信号CLK周期的5/2和7/2的时间段的 某个时间点处分别使能的。第一至第三锁存单元13、23以及33分别响应于从第一至第三脉冲产生单元15、25 以及35产生的脉冲LCO至LC2，锁存经第一 TSV即TSVl传输的时钟信号CLK、经第二 TSV即 TSV2传输的第一分频信号以及经第三TSV即TSV3传输的第二分频信号。在图3中，当由第 一脉冲产生单元15产生脉冲LCO时，第一锁存单元13锁存并输出时钟信号CLK的逻辑电 平“1”、第一分频信号的逻辑电平“0”以及第二分频信号的逻辑电平“1”。因此，具有逻辑 电平“1、0、1”的信号被分配给第一芯片CO作为第一芯片CO的芯片识别信号CID0<0:2>。 然后，当由第二脉冲产生单元25产生脉冲LCl时，第二锁存单元23锁存并输出时钟信号CLK的逻辑电平“1”、第一分频信号的逻辑电平“1”以及第二分频信号的逻辑电平“0”。因 此，具有逻辑电平“1、1、0”的信号被分配给第二芯片Cl作为第二芯片Cl的芯片识别信号 CIDKO:2>。然后，当由第三脉冲产生单元35产生脉冲LC2时，第三锁存单元33锁存并输 出时钟信号CLK的逻辑电平“1”、第一分频信号的逻辑电平“0”以及第二分频信号的逻辑电 平“0”。因此，具有逻辑电平“1、0、0”的信号被分配给第三芯片C2作为第三芯片C2的芯片 识别信号CID2<0:2>。以此方法，彼此不同的芯片ID能被分配给图2的半导体装置1的这种构造中的多 个堆叠芯片。在上述实施例中，由于芯片识别信号CID0<0:2>至CID2<0:2>中的每一个均 是3比特信号，因此能够将彼此不同的单独ID分配给最多八个芯片。虽然图示了各个芯片 识别信号是3比特的示例，但该实施例并不意图局限于此，且本领域技术人员清楚，能通过 使用更多的TSV产生具有等于或大于4比特的芯片识别信号。图4是示出图2中的第一芯片选择信号产生单元17的实施例的构造的示图。如图 4所示，第一芯片选择信号产生单元17包括第一至第三M)R门XORl至M)R3、第一至第三反 相器IVl至IV3以及第一 AND门ANDl。第一 M)R门M)R1接收第一芯片CO的芯片识别信号 CID0<0:2>的第一比特CID0<0>、以及芯片选择识别信号MID<0:2>的第一比特MID<0>。相 似地，第二 XOR门M)R2接收第一芯片CO的芯片识别信号CID0<0:2>的第二比特CID0<1>、 以及芯片选择识别信号MID<0:2>的第二比特MID<1>，而第三M)R门M)R3接收第一芯片CO 的芯片识别信号CID0<0:2>的第三比特CID0<2>、以及芯片选择识别信号MID<0:2>的第三 比特MID<2>。第一至第三M)R门M)R1至M)R3在所接收到的芯片识别信号CID0<0:2>的比 特与所接收到的芯片选择识别信号MID<0:2>的相应的比特分别匹配时，分别输出逻辑低 电平信号。第一至第三反相器IVl至IV3分别将第一至第三M)R门M)R1至M)R3的输出反 相。第一 AND门ANDl接收第一至第三反相器IVl至IV3的输出，以产生第一芯片选择信号 CsO0因此，仅当所接收到的芯片识别信号CID0<0:2>的所有比特与所接收到的芯片选择识 别信号MID<0:2>的相应的比特均匹配时，第一芯片选择信号产生单元17将第一芯片选择 信号csO使能。在此，第二芯片选择信号产生单元27和第三芯片选择信号产生单元37均 具有与第一芯片选择信号产生单元17大致相同的构造和功能。在第一至第三芯片CO至C2的相应的芯片识别信号CID0<0:2>至CID2<0:2>分别 与芯片选择识别信号MID<0:2>匹配时，第一至第三芯片选择信号产生单元17、27以及37 能分别将第一至第三芯片选择信号csO至cs2使能。例如，如果控制器施加具有逻辑电平 “1、0、0”的芯片选择识别信号MID<0:2>，则仅有第三芯片选择信号cs2被使能，并因此仅使 能第三芯片C2;而如果控制器施加具有逻辑电平“1、1、0”的芯片选择识别信号MID<0:2>， 则仅有第二芯片选择信号csl被使能，并因此仅使能第二芯片Cl。因此，在第一至第三芯片 CO至C2中，能够基于由控制器施加的芯片选择识别信号MID<0:2>的逻辑电平来选择和使 能特定的芯片。根据上述实施例，半导体装置不必为了从多个堆叠芯片中选择一个芯片而包括单 独的布线，且可以通过使用TSV将彼此不同的芯片ID分配给多个堆叠芯片中的每一个，以 及能够基于芯片ID是否与芯片选择ID相匹配来将芯片选择信号使能。因此，多个芯片全 部能以垂直对齐的形式堆叠，由此使得易于保证构成半导体装置的芯片的表面区域，并简 化封装结构。
尽管以上描述了本发明的某些方面和/或实施例，但是本领域技术人员理解所述 方面/实施例仅是举例示出。因此，本文所述的装置和方法不应该局限于所述的实施例。相 反，本文所述的装置应该仅受权利要求并且结合以上描述和附图的限制。
权利要求
1.一种具有多个芯片的半导体装置，包括多个锁存单元，所述多个锁存单元中的每一个锁存单元设置于所述多个芯片中的相应 的一个芯片内，并且配置为在彼此不同的时间点锁存时钟信号和分频信号，以产生所述多 个芯片中的相应的一个芯片的芯片识别信号，其中，通过分频所述时钟信号产生所述分频 信号，且经多个穿透硅通孔TSV传输所述时钟信号和所述分频信号；以及多个芯片选择信号产生单元，所述多个芯片选择信号产生单元中的每一个芯片选择信 号产生单元设置于所述多个芯片中的相应的一个芯片内，并且配置为将芯片选择识别信号 与所述多个芯片中的相应的一个芯片的芯片识别信号比较，以产生所述多个芯片中的相应 的一个芯片的芯片选择信号，其中，当所述芯片识别信号与所述芯片选择识别信号匹配时，所述芯片选择信号使能 所述多个芯片中的相应的一个芯片。
2.如权利要求1所述的半导体装置，其中，所述半导体装置还包括多个脉冲产生单元， 所述多个脉冲单元中的每一个脉冲单元设置在所述多个芯片中的相应的一个芯片内，并且 配置为串联耦合到接收所述时钟信号的另一个TSV，并产生确定所述多个芯片中的相应的 一个芯片的锁存单元的锁存时间点的脉冲。
3.如权利要求1所述的半导体装置，其中，所述芯片选择识别信号是从所述半导体装 置外部施加的命令信号。
4.如权利要求1所述的半导体装置，其中，所述芯片选择识别信号经另一个TSV被传输 到所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元。
5.一种用于半导体装置的芯片选择方法，包括步骤将时钟信号和分频信号经多个穿透硅通孔TSV传输到多个芯片中的每一个芯片，并且 将芯片标识符分配给所述多个芯片中的每一个芯片，其中，通过分频所述时钟信号产生所 述分频信号；以及选择被分配有与芯片选择标识符匹配的芯片标识符的芯片。
6.如权利要求5所述的芯片选择方法，其中，将时钟信号和分频信号经多个穿透硅通 孔TSV传输到多个芯片中的每一个芯片的步骤包括经所述多个TSV传输所述时钟信号和所述分频信号；以及在预定的时间点，在所述多个芯片中的每一个芯片中，锁存所述时钟信号和所述分频 信号的电平，并且产生所述芯片标识符。
7.如权利要求5所述的芯片选择方法，其中，所述分频信号由分频单元产生，所述分频 单元设置于主芯片内并串联耦合到所述主芯片内的TSV。
8.如权利要求6所述的芯片选择方法，其中，锁存所述时钟信号和所述分频信号的电 平的步骤包括在彼此不同的时间点，在所述多个芯片中的每一个芯片中，锁存所述时钟信 号和所述分频信号的电平。
9.如权利要求5所述的芯片选择方法，其中，所述芯片选择标识符是从所述半导体装 置的外部施加的命令信号。
10.如权利要求5所述的芯片选择方法，其中，所述芯片选择标识符经另一个TSV被传 输到所述多个芯片中的每一个芯片。
11.一种半导体装置，包括第一 TSV，配置为穿透并且耦合第一芯片和第二芯片，并且配置为传输时钟信号； 第二 TSV，配置为穿透并耦合所述第一芯片和第二芯片，并且配置为传输通过分频所述 时钟信号而产生的分频信号；第一锁存单元，配置为在第一时间点锁存所述时钟信号和所述分频信号的电平，以产 生所述第一芯片的芯片识别信号；第一芯片选择信号产生单元，配置为当所述第一芯片的芯片识别信号与芯片选择识别 信号匹配时，产生第一芯片选择信号；第二锁存单元，配置为在第二时间点锁存所述时钟信号和所述分频信号的电平，以产 生所述第二芯片的芯片识别信号；以及第二芯片选择信号产生单元，配置为当所述第二芯片的芯片识别信号与所述芯片选择 识别信号匹配时，产生第二芯片选择信号。
12.如权利要求11所述的半导体装置，其中，所述第一锁存单元和所述第一芯片选择 信号产生单元设置于所述第一芯片内。
13.如权利要求11所述的半导体装置，其中，所述第二锁存单元和所述第二芯片选择 信号产生单元设置于所述第二芯片内。
14.如权利要求11所述的半导体装置，其中，所述第一时间点和第二时间点分别由第 一脉冲产生单元和第二脉冲产生单元确定，其中，所述第一脉冲产生单元和第二脉冲产生 单元分别设置于所述第一芯片和第二芯片内，并且配置为串联耦合到接收所述时钟信号的 另一个TSV，并且产生脉冲，所述脉冲在所将述时钟信号延迟所述时钟信号的预定时间段后 被使能。
15.如权利要求11所述的半导体装置，其中，所述半导体装置还包括分频单元，该分频 单元设置于所述第一芯片内，并且配置为串联耦合到所述第二 TSV并分频所述时钟信号。
16.如权利要求11所述的半导体装置，其中，所述芯片选择识别信号是从所述半导体 装置的外部施加的命令信号。
17.如权利要求11所述的半导体装置，其中，所述芯片选择识别信号经另一个TSV被传 输到所述第一芯片选择信号产生单元和第二芯片选择信号产生单元中的每一个。
18.一种具有包括第一芯片的多个芯片的半导体装置，包括时钟产生单元，设置于所述第一芯片内，配置为分频时钟信号以产生分频信号，并且经 多个穿透硅通孔TSV传输所述时钟信号和所述分频信号；多个锁存单元，所述多个锁存单元中的每一个锁存单元设置于所述多个芯片中的相应 的一个芯片内，并且配置为接收所述时钟信号和所述分频信号，以产生所述多个芯片中的 相应的一个芯片的芯片识别信号；以及多个芯片选择信号产生单元，所述多个芯片选择信号产生单元中的每一个芯片选择信 号产生单元设置于所述多个芯片中的相应的一个芯片内，并且配置为接收芯片选择识别信 号和所述多个芯片中的相应的一个芯片的芯片识别信号，以产生所述多个芯片中的相应的 一个芯片的芯片选择信号。
19.如权利要求18所述的半导体装置，其中，所述多个锁存单元中的每一个锁存单元 配置为在彼此不同的时间点，锁存所述时钟信号和所述分频信号的电平。
20.如权利要求19所述的半导体装置，其中，所述不同的时间点中的每一个时间点由多个脉冲产生单元中的相应一个脉冲产生单元确定，其中，所述多个脉冲产生单元分别设置于所述多个芯片内，并且配置为串联耦合到接 收所述时钟信号的另一个TSV，并且产生脉冲，所述脉冲在将所述时钟信号延迟所述时钟信 号的预定时间段后被使能。
21.如权利要求18所述的半导体装置，其中，所述多个芯片选择信号产生单元中的每 一个芯片选择信号产生单元配置为将所述芯片选择识别信号与所述多个芯片中的相应的 一个芯片的芯片识别信号比较，以产生所述多个芯片中的相应的一个芯片的芯片选择信 号，其中，所述芯片选择信号配置为当所述芯片识别信号与所述信号选择识别信号匹配 时，使能所述多个芯片中的相应的一个芯片。
22.如权利要求18所述的半导体装置，其中，所述芯片选择识别信号是从所述半导体 装置的外部施加的命令信号。
23.如权利要求18所述的半导体装置，其中，所述芯片选择识别信号经另一个TSV被传 输到所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元。
全文摘要
一种具有多个堆叠芯片的半导体装置，包括多个锁存单元，多个锁存单元中的每一个设置于多个芯片中的相应的一个芯片内，并且配置为在彼此不同的时间点锁存时钟信号和分频信号，以产生多个芯片中的相应的一个芯片的芯片识别信号；以及多个芯片选择信号产生单元，多个芯片选择信号产生单元中的每一个设置于多个芯片中的相应一个芯片内，并且配置为将芯片选择识别信号与多个芯片中的相应的一个芯片的芯片识别信号比较，以产生多个芯片中的相应的一个芯片的芯片选择信号，其中，芯片选择信号配置为当芯片识别信号与芯片选择识别信号匹配时，使能多个芯片中的相应的一个芯片。
文档编号H01L25/00GK102054824SQ20101000091
公开日2011年5月11日 申请日期2010年1月20日 优先权日2009年10月29日
发明者李锺天, 陈伸显 申请人:海力士半导体有限公司