专利名称：原位形成的包括应变诱导合金及梯度掺杂分布的源漏区的制作方法
技术领域：
本发明涉及集成电路，尤其涉及晶体管，其具有复杂掺杂分布并包括应变诱导合金，例如硅/锗合金，以在沟道区中产生应变。
背景技术：
依据特定的电路布局，在特定的芯片面积上，集成电路包括大量的电路组件，其中，晶体管，例如场效应晶体管，是重要的组件，其用作开关组件、电流和/或电压放大器。 该些晶体管形成于基本结晶的半导体区域之中及上方，其中，该基本结晶半导体区域具有额外的掺杂材料形成于特定的基板位置以充当有源區，亦即，至少临时充当导电区域以形成控制电流。一般而言，目前实施多种制程技术，其中，对于复杂电路例如微处理器、储存芯片等，MOS技术因其在运行速度和/或和/或功耗和/或成本效益方面的优越特性而成为当前最有前景的技术。在利用例如MOS技术制造复杂集成电路期间，数百万的晶体管，亦即 η沟道晶体管及ρ沟道晶体管，形成于包括结晶半导体层的基板上。晶体管，不论是η沟道晶体管还是P沟道晶体管或任意其它晶体管架构，都包括ρη结，其由高掺杂区域，例如源漏区，与邻近该高掺杂区域设置的轻掺杂或非掺杂区，例如沟道区，之间的接口形成。对于场效应晶体管，沟道区的电导率由邻近该沟道区并藉由薄绝缘层与该沟道区隔离的栅极电极控制。因在该栅极电极施加合适的控制电压而形成导电沟道时，该沟道区的电导率取决于掺杂浓度、载流子迁移率以及-对于该沟道区沿晶体管宽度方向的特定延伸-源漏区之间的距离，亦即沟道长度。因此，沟道区的电导率大大影响MOS晶体管的性能。因此，沟道长度的缩小-以及与其关联的沟道电阻率的降低-使得沟道长度成为实现集成电路之运行速度增加的主要设计准则。不过，不断缩小晶体管尺寸必须解决与其关联的多个问题，以避免不当地抵消不断降低晶体管的尺寸所带来的优点。例如，需要在源漏区中沿垂直方向以及横向方向形成高度复杂的掺杂分布，以提供低的薄层及接触电阻率以及理想的沟道可控性，从而抵消所谓的短沟道效应，例如漏感应势垒降低(drain induced barrier lowering)等。另外，由于降低沟道长度还要求相对栅极绝缘层与沟道区形成的接口降低源漏区的深度，从而需要复杂的注入技术，因此，ρη结相对栅极绝缘层的垂直位置亦代表有关漏电流控制的重要设计准则。另外，由于不断缩小的关键尺寸，亦即晶体管的栅极长度，使得针对有关上述制程步骤的高度复杂的制程技术的调整及可能的话新的开发成为必要，因此业界提出对于特定的沟道长度，籍由增加沟道区中的载流子迁移率来提升晶体管组件的器件性能，以使性能提升的潜力与尺寸缩小之器件的未来技术节点的推进相当，同时避免与器件尺寸缩小相关的诸多制程调整。原则上，可单独或合并使用至少两种机制，以增加沟道区中载流子的迁移率。首先，在场效应晶体管中，可降低沟道区中的掺杂浓度，以降低载流子的散射事件，从而增加导电性。不过，降低沟道区中的掺杂浓度显着影响晶体管器件的阈值电压，因此，目前， 降低掺杂浓度是一种缺乏吸引力的方法，除非开发出其它机制来调整理想的阈值电压。其次，在各半导体区域例如沟道区中，可例如籍由在其中形成拉伸或压缩应变而扩张/拉伸晶格结构，从而分别导致电子和空穴的迁移率发生改变。例如，在场效应晶体管的沟道区中沿电流方向形成单轴拉伸应变增加了电子的迁移率，其相应直接转化为电导率的相应增加。另一方面，沟道区中的压缩应变可增加空穴的迁移率，从而有可能提升P型晶体管的性能。由于应变硅可被视为“新”型半导体材料，其能够制造快速强大的半导体器件而无需昂贵的半导体材料及制造技术，因此对于下一代器件，在集成电路制造中引入应力或应变工程是一项极有前景的技术。因此，业界提出在ρ沟道晶体管的源漏区中引入例如硅/锗合金以形成压缩应力， 从而可导致相应的应变。下面参照图Ia及Ib描述典型的传统方法，其用以降低短沟道效应、增强沟道区中的载流子迁移率以及降低源漏路径的总体串联电阻，从而提升P沟道晶体管的性能。图Ia示意ρ沟道晶体管100的剖视图。P沟道晶体管100包括基板101，例如硅块体基板，以及SOI (silicon on insulator ；绝缘体上硅)基板，亦即，在基板101上形成绝缘埋层(未图示)。而且，半导体层102，例如硅层，形成于基板101上方，并可包括隔离结构103，例如浅沟槽隔离等。隔离结构103可定义有源區(active region)。在该有源區之中及上方可形成一个或多个晶体管组件，例如晶体管100。应当了解，可将有源區理解为接受或在其中形成适当掺杂分布的半导体区域，以依据器件要求例如为实现晶体管特征等而调节总体的导电性。在所示制造阶段中，可在半导体层102上方形成栅极电极结构104， 其中，栅极电极结构104的栅极绝缘层10 使栅极电极材料例如多晶硅等与半导体层102 中的沟道区105隔离。而且，如图所示，栅极电极结构104b可具有形成于其侧壁上呈间隙壁组件形式的非电极材料，例如二氧化硅等。另外，栅极电极结构104籍由例如氮化硅组成的间隙壁组件107及覆盖层108包覆。此外，可在横向邻近并偏离栅极电极结构104的半导体层102中形成凹槽或开口 106，其中，横向偏移基本由间隙壁104b及107的宽度确定。用于形成如图Ia所示晶体管100的典型传统制造流程可包括下列制程。在形成隔离结构103之后，可籍由相应设计的注入制程在半导体层102内定义适当的垂直掺杂分布。 接着，使用适当的技术形成栅极电极结构104的材料层，亦即栅极介电材料及电极材料， 例如对于栅极介电材料使用热氧化或湿化学氧化和/或沉积，而低压化学气相沉积(low pressure chemical vapour exposition ;LPVCD)则可用于沉积多晶硅作为栅极电极材料。 而且，还可依据成熟的制程配方沉积另外的材料层，例如覆盖层108的材料，其可作为抗反射涂层(antireflective coating ；ARC)的一部分。随后，可使用先进的光刻及蚀刻技术对该最终形成的层堆迭进行图案化，接着例如籍由热氧化、沉积等形成间隙壁104b。随后，可沉积间隙壁材料，如需要的话，还可结合衬里材料，接着使用成熟的非等向性蚀刻技术对其图案化，以获得间隙壁组件107。该间隙壁组件107的宽度基本确定开口 106的横向偏移。如前所述，沟道区105中沿电流方向的单轴压缩应变可显着提升空穴的迁移率， 从而提升P沟道晶体管100的总体性能。为提供理想的压缩应变，可将间隙壁107及覆盖层108用作蚀刻掩模，使用成熟的蚀刻技术形成开口 106，其中，在本例中，隔离结构103也可充当蚀刻掩模。在其它情况下，如需限制开口 106的横向延伸，使其不会完全延伸至隔离结构103，则可提供额外的硬掩模。在相应的蚀刻制程期间，如考虑SOI组态，其中，绝缘埋层可位于基板101与半导体层102之间，则可保持层102中一定量的模板材料。开口 106可由适当的半导体材料例如硅/锗合金重新填充，其自然晶格常数大于硅的晶格常数，以便在应变状态形成相应的外延生长材料，从而向沟道区105施加应力，进而在其中形成压缩应变。用于沉积硅/锗合金材料的选择性外延生长技术是已知的成熟技术，其可基于适当选择的制程参数例如温度、压力、前驱气体及载体气体的流速执行，以使材料的显着沉积基本限于结晶硅表面，同时抑制其在介电材料上的沉积。而且，在硅/锗材料的沉积期间， 还可在沉积环境中纳入理想的掺杂种类，例如硼，以使源漏区获得理想的基本掺杂，取决于源漏区的垂直及横向分布所需的复杂度。一般而言，可提供高掺杂浓度以使源漏区具有降低的串联电阻，而另一方面，对于高度缩小的半导体器件，在高掺杂浓度下，沟道区105中生成的相应电场可导致向栅极绝缘层10 内注入的载流子增加，因此通常要求在栅极电极结构104附近的源漏区中具有较低的掺杂浓度及浅分布。图Ib示意处于下一制造阶段中的晶体管100，其中，可在开口 106中形成硅/锗合金109，如上所述，并可移除间隙壁107及覆盖层108以暴露栅极电极结构104。应当了解，如需要的话，间隙壁104b亦可移除，并由适当设计的偏移间隙壁替代。如上所述，当降低晶体管尺寸时，亦即晶体管100的栅极长度，即图Ib中栅极电极结构104的水平尺寸，因短沟道效应而使沟道区105的可控性变得愈加困难。在一些传统方法中，可提供反向掺杂区110，亦称为环状(halo)区，以部分抵消该短沟道效应，其中，沟道区105及其余半导体区域，亦称为体区102a，的掺杂浓度显着增加，以籍由提供浅掺杂的源漏区而调整待形成的相应pn结处的跨梯度。通常，反向掺杂区或环状区110可籍由例如倾斜角度的离子注入形成， 以与栅极电极结构104建立一定程度的重迭。不过，当进一步缩小晶体管尺寸时，必须增加掺杂浓度及注入剂量，从而增加了因掺杂引起的载流子散射、掺杂扩散，以及因所涉及的高剂量注入制程而导致的沟道区105附近的应力松弛。而且，一般会增加源漏区中的掺杂浓度以降低该源漏区的串联电阻，以免限制器件性能，另外，还须增加用以形成环状区110的注入制程之剂量及能量，从而因晶格破坏增加及较高的掺杂扩散而相应进一步增加硅/锗合金中的应力松弛。在复杂的注入制程期间，需要较长的处理时间以在形成环状区域110 期间获得理想的高剂量。因此，尽管硅/锗材料109可具有较高的内在掺杂浓度，但需要复杂而长的注入制程，以基于环状区110调整栅极电极结构104附近的pn结。由于前述注入制程所引起的显着应变松弛，因此业界建议在后期制造阶段中纳入硅/锗合金，亦即，在为延伸区及环状区纳入掺杂种类之后，以避免因注入引起的损伤。而且，对应该方案，必须高掺杂该硅/锗合金，以为源漏深区提供相应的高掺杂浓度。这样， 可基本保持内在的应变分量，从而由硅/锗合金提供增强的内部应变。不过，另一方面，由于较高的掺杂梯度可导致显着的掺杂扩散，若沟道区中纳入的掺杂原子增加，则相应导致沟道区中的电导率降低，因此高掺杂硅/锗合金需要相对沟道区具有横向距离。当期望特定程度的掺杂扩散以增加重掺杂源漏区的深度，从而例如连接绝缘埋层以降低SOI器件中的寄生结电容时，该问题更加需要关注。由于硅/锗材料的高内部应变水平以及与沟道区的横向距离基本确定沟道区中诱发的总体应变分量，因此，降低因注入引起的松弛而获得的优势被增加原位掺杂硅/锗材料偏移的需要抵消或过度抵消，从而使该方法变得不太理想，尤其是对于部分耗尽型SOI晶体管中源漏区必须向下延伸至绝缘埋层的复杂应用。另一方面，降低原位重掺杂硅/锗材料的偏移并不是具有吸引力的方法，原因在于显着的掺杂扩散可导致集成的总体源漏掺杂分布，其可最终导致漏电流增加，从而可最终导致晶体管的总体失败。针对上述情况，本发明涉及方法及晶体管器件，其中，可基于应变诱导半导体合金实现应变效率的提升，同时避免或至少减轻上述一个或多个问题的影响。
发明内容
一般而言，本发明涉及方法及晶体管器件，其中，可基于选择性外延生长制程纳入应变诱导半导体合金，从而在源漏区中建立复杂的垂直及横向掺杂分布，其中，该应变诱导半导体合金可具有专门设计的原位掺杂浓度，从而导致理想的分布。为此，原位掺杂浓度可为梯度掺杂分布，其中，在外延生长材料内，源漏掺杂种类在不同的高度具有不同的浓度， 因此，掺杂扩散的程度可由该掺杂种类的垂直分布结合针对一个或多个退火制程适当选择的制程参数确定。与传统技术相比，该退火制程可执行于较低的温度下。依据这里所揭露的其它实施方式，该原位掺杂的半导体合金可较佳地与一个或多个注入步骤结合。该注入步骤可在该外延生长制程之前执行，以避免因注入引起的损伤，同时提升总体掺杂分布设计的灵活性。在这里所揭露的一些实施例中，可透过相应的开口执行注入制程，以提升制程效率，尤其在复杂半导体器件中，栅极高度可能未提供充足的离子阻挡功能以使注入种类能够邻近SOI器件的绝缘埋层。因此，籍由透过开口纳入源漏掺杂种类的至少其中一部分， 可使用显着较低的注入能量，以避免或至少显着降低透过栅极电极结构向沟道区内注入源漏掺杂种类的可能性。与传统技术相比，本发明可减少用以形成源漏区之复杂间隙壁制造步骤及光刻步骤的数量，因此可实现极有效的制造序列以提供复杂的源漏区。这里所揭露的一种方法包括在横向邻近栅极电极结构的晶体管有源區中形成开口。该栅极电极结构包括栅极介电材料、形成于该栅极介电材料上的电极材料，以及偏移侧间隙壁。该方法进一步包括在该开口中形成应变诱导半导体合金，其中，该应变诱导半导体合金包括一掺杂种类，其沿该开口的高度方向具有不同的掺杂浓度。另外，该方法包括执行热处理以基于该掺杂种类的该不同掺杂浓度形成源漏延伸区，其中，该源漏延伸区连接该晶体管的沟道区。这里所揭露的另一种方法涉及形成晶体管的源漏区。该方法包括透过开口向该晶体管的有源區内注入源漏掺杂种类之第一部分。另外，该方法包括在该开口中形成应变诱导半导体合金，其中，该应变诱导半导体合金包括该源漏掺杂种类之第二部分，其沿该开口的高度方向具有梯度浓度。最后，该方法包括执行至少一热处理，以基于该源漏区掺杂种类之该第一及第二部分形成该源漏区的最终掺杂分布。这里所揭露的一种晶体管器件包括形成于沟道区上方的栅极电极结构，以及形成于横向邻近该沟道区之半导体有源區中的源漏区。而且，该晶体管器件包括形成于该源漏区内的应变诱导半导体合金，其中，该应变诱导半导体合金沿该源漏区的高度方向具有梯度掺杂浓度。
本发明的各实施例在所附的权利要求书中定义，并藉由下面参照附图所作的详细说明变得更加清楚。
图Ia及Ib示意依据传统技术基于原位掺杂的外延生长半导体合金及随后的注入环状区形成源漏区的不同制造阶段期间晶体管的剖视图。图加至池示意不同制造阶段期间晶体管的剖视图，其中，依据本发明实施例，可基于应变诱导半导体合金的梯度原位掺杂获得复杂的源漏掺杂分布。
具体实施例方式尽管本发明藉由参照下面的详细说明以及附图所描述之实施例来说明，但应当理解，该详细说明及附图并非意图将发明限于这里所揭露的特定实施例。相反，所述实施例仅示例本发明的各种实施方式，本发明的范围由所附权利要求书定义。一般而言，本发明解决基于选择性外延生长技术结合注入制程实现复杂源漏掺杂分布的制造技术中复杂性增加的问题。籍由在邻近晶体管沟道区的应变诱导半导体合金中提供梯度原位掺杂浓度，可依据这里所揭露的原则实现总体制程复杂性的显着降低。而且， 结合可执行于较低温度下的适当设计的退火制程，该应变诱导半导体合金中的梯度掺杂浓度可使源漏区具有理想的横向及垂直分布，其中，在这里所揭露的一些实施例中，还可在实际生长该应变诱导半导体合金之前，执行注入制程或任意其它制程以纳入源漏掺杂种类， 从而以此为基础分别调整源漏区的深度。为此目的，在一实施例中，可透过相应的开口在源漏深区中纳入源漏掺杂种类，以使该掺杂种类位于该有源區中任意理想的深度，例如与绝缘埋层的接口处，而无需过高的注入能量。这样，即使因边缘电容降低或者栅极电极结构造成不太重要的表面形貌而需要降低栅极高度时，仍可在该相应的注入制程期间保持沟道区及敏感栅极介电材料的完整性。在其它一些实施例中，可纳入其它种类，例如纳入反向掺杂种类以形成环状区，或纳入任意其它类型的材料种类以调节晶体管的总体电子特征，例如籍由定位种类而定义源漏区的浅区域处的能量阱。可在沉积该应变诱导半导体合金之前， 透过开口执行注入技术以实现该纳入。因此，可基于栅极电极结构的单独组态定义整体掺杂分布，而无需复杂的间隙壁组态，从而有助于降低总体制造流程的复杂性。而且，在一些实施例中，可基于同一光刻掩模纳入源漏深区以及环状区及任意其它额外的注入种类，与传统技术相比，掩模步骤的数量降低，从而有助于实现简化且具有成本效益的制造流程。而且，由于无需复杂的间隙壁技术定义源漏区的掺杂分布，因此可对用于形成金属硅化物区域的任意额外的间隙壁组件进行专门调整，以提升硅化制程的性能，而无需像许多传统技术那样，须就提供注入掩模以定义源漏深区进行折中。应当了解，对于晶体管组件之关键尺寸为50纳米及以下的复杂半导体器件的环境，由于其通常需要性能提升机制，例如纳入应变诱导半导体合金，同时鉴于沟道可控性等需要复杂的源漏分布，如前所述，因此这里所揭露的原则可极佳地应用于该环境中。在这里所揭露的一些实施例中，复杂制造流程及最终源漏分布的应用可结合先进的栅极组态，其包括高k介电材料以及含金属电极材料，可将该高k介电材料理解为介电常数为10.0或更高的介电材料。另外，在此情况下，例如籍由使用降低温度的退火技术可获得显着的优点，该退火制程可降低在敏感高k介电材料中形成缺陷的可能性，其中，用于定义有源區中将要蚀刻之开口的偏移的偏移间隙壁组件可提升敏感高k材料的完整性，而无需额外的间隙壁组件。下面参照图加至2h详细描述实施例，其中，如有必要，还可参照图Ia及lb。图加示意半导体器件200的剖视图。该半导体器件250可为晶体管形式，例如ρ沟道晶体管，其可籍由选择性外延生长技术在源漏区中接收半导体合金，以提供梯度原位掺杂分布。器件200可包括基板201。在基板201上方可形成半导体层202，例如硅基层， 可将其理解为其中包括大量硅的材料层，并可结合其它材料，例如锗、碳、氟等。而且，在所示实施例中，可在基板201与半导体层202之间设置绝缘埋层210a，以形成SOI (绝缘体上硅)架构。如前所述，该SOI架构有利于降低结电容。在其它实施例中(图加未图示)，可省略绝缘埋层210a，例如参照图Ia及Ib的晶体管所述。而且，器件200可包括栅极电极结构204。栅极电极结构204可包括栅极电极材料2(Mc，其可由任意适当的导电材料构成，例如多晶硅、含金属材料等。例如，复杂半导体器件中所需的增强导电性可籍由提供含金属材料实现，可在早期制造阶段中结合其它材料例如多晶硅提供该含金属材料。例如，可在材料 204c中结合额外种类提供相应的含金属材料，例如氮化钛，使其形成于栅极绝缘层20 上 (未图示)。栅极绝缘层20 可由任意适当的介电材料构成，例如二氧化硅、氮氧化硅、氮化硅等。其中，有必要使栅极电极结构204的厚度适应其长度，如前所述。在一些情况下， 在栅极绝缘层20 中，可在层20 中包括高k介电材料，因此与传统的介电材料向比，可以较低的漏电流增强沟道区205的可控性。例如，栅极绝缘层204可包括例如氧化铪、铪锆氧化物等材料，同时还可在层20 上形成含金属层，从而基本避免形成经常可在基于多晶硅材料形成的栅极电极中观察到的耗尽区。应当了解，在所示实施例中，栅极长度，亦即电极材料2(Mc的长度2041约为50纳米及以下，原因在于此类应用通常需要复杂的源漏分布结合额外的性能提升机制，如前所述。而且，在该所示实施例中，栅极电极结构204可包括偏移间隙壁组件204b，其可由任意适当的材料组成，例如氮化硅等，其中，间隙壁204b的宽度可基本决定待要在半导体层202中亦即在器件200的相应有源區20 中横向邻近栅极电极结构204形成的开口的横向偏移。因此，间隙壁组件204b结合覆盖材料204d可保持电极材料2(Mc及栅极绝缘层20 的完整性。例如，在复数湿化学蚀刻制程期间，例如用以移除污染物等所需的包括氢氟酸的制程期间，高k介电材料可呈显着的敏感性。因此，间隙壁组件204b可包覆栅极绝缘层20 ，并且还可在有源區20 中形成相应开口的后续制程期间提供高抗蚀性。而且，可由氮化硅等材料组成的覆盖层204d可在后续制程期间充当蚀刻掩模及生长掩模。关于器件200的任意制造技术及特征，还可参照器件100的相应描述，其中，应当了解，可适当选择覆盖材料204d及偏移间隙壁204b的材料组成及厚度，以符合后续的制程要求。例如，如前面参照覆盖层208(参照图la)所述，可将覆盖材料204d和栅极电极材料 204c的至少其中一部分一起图案化，其中，该图案化序列取决于电极材料204d的组成。例如，当考虑复杂的栅极电极结构时，可结合多晶硅材料沉积适当的金属种类。类似地，可基于任意适当的制造技术提供栅极绝缘层204a。接着，可例如籍由热活化式CVD (化学气相沉积)技术沉积间隙壁材料，以获得高密度材料及良好控制的厚度。接着，可基于成熟的非等向性蚀刻技术图案化该间隙壁层，以获得间隙壁204b，其具有适于后续制程的所需抗蚀性及宽度。例如，依据待要形成于区域20 中的开口的理想偏移，间隙壁204b可具有约1纳米至几纳米的宽度。图2b示意暴露于蚀刻环境210中的半导体器件200。可利用蚀刻化学基于等离子辅助环境形成该蚀刻环境210，例如基于氟、氯等，以相对栅极电极结构204以及隔离结构 203选择性移除区域20 的材料，不过，其中，相应的抗蚀性与覆盖层204d及间隙壁204b相比不太显着。在蚀刻制程210期间，可形成相对电极材料2(Mc具有横向偏移的开口 206。 该横向偏移基本由间隙壁204b及制程210的蚀刻参数确定。图2c示意依据一实施例处于离子注入序列212期间的器件200，以基于开口 206 向区域20 内引入一个或多个掺杂种类。在一实施例中，注入制程212可包括用以引入源漏掺杂种类214d之其中一部分的注入步骤。该源漏掺杂种类214d对应源漏深区。如需要，可基于进一步的一个或多个热处理建立最终的理想分布，其中，该热处理会引起特定程度的掺杂扩散。如图所示，开口 206的存在可显着降低用以纳入源漏种类214d的实际穿透深度，从而可施加较低的注入能量，同时沉积种类214d以延伸至目标深度，例如至少延伸至绝缘埋层201a。由于该较低的注入能量，因此栅极电极结构204的离子阻挡能力可可靠地保持沟道区205的完整性，从而总体上可使用降低的栅极高度。该降低的栅极高度有利于栅极电极204之边缘电容降低以及不太显着的表面形貌的情况。而且，注入序列212可包括一个或多个额外的注入步骤以纳入掺杂种类，例如纳入反向掺杂种类以定义反向掺杂或环状区210。该环状区210可基于适当的倾斜角度实现，其中，依据总体的器件要求，可应用环状区210的对称或非对称组态。如图所示，在该情况下，亦需较低的穿透深度，因而使用相应降低的注入能量。在一些实施例中，当认为针对环状区210纳入反向掺杂种类期间的相应沟道效应不适当时，注入序列212还可包括非晶化注入，其可以倾斜注入制程执行。 在此情况下，可非晶化特定的部分，从而提升定义环状区210之掺杂穿透的均勻性。应当了解，使用适当的倾斜角度可避免处于开口 206之底部的材料的显着非晶化。而且，注入序列 212可包括一个或多个额外的注入步骤，其中，依据器件200的总体电子特征，可引入任意其它适当的种类例如氟、碳等，以定义浅注入区213。因此，可执行源漏深区种类214d、环状区210，任意进一步的浅注入种类及相应的非晶化制程，而无需改变注入掩模或无需额外的间隙壁组件，从而有助于实现总体制造增强进而具有成本效益的制程技术。图2d示意依据一些实施例的半导体器件200，其中，当认为注入诱发损伤2Hs在后续的选择性外延生长制程期间不适当时，可施加热处理215。在其它情况下，可对前述的非晶化重结晶，以将掺杂种类激活至一定程度。应当了解，可利用成熟的技术，例如激光退火、闪光退火等，基于任意适当的制程参数执行热处理215。例如，如需要，可选择适当的制程参数，其中，可发生重结晶而不会引起显着的掺杂扩散。在其它情况下，当认为相应的注入诱发损伤适当时，可省略该制造阶段中的热处理215。在注入序列212或热处理215之后，使器件215准备执行后续的选择性外延生长制程。为此目的，可执行任意适当的湿化学清洗制程，其中，若栅极绝缘层20 由敏感的高k介电材料组成，间隙壁204b可保持栅极绝缘层20 的完整性。图2e示意处于选择性外延生长制程216a期间的半导体器件200，在此期间，可在开口 206内生长应变诱导半导体材料209a。在制程216a期间，可向沉积环境中纳入适当的掺杂种类，例如η型种类或P型种类，以形成材料209a作为原位掺杂材料。为此目的，可使用成熟的沉积配方，如前所述。例如，当器件200需要压缩应变分量时，材料209a可代表硅/锗合金。在其它情况下，可沉积硅/锗/锡合金，而在其它情况下，可形成硅/锡混合物，以获得理想的压缩应变分量。在其它实施例中，当晶体管200需要拉伸应变分量时，材料209a可由硅/碳合金构成。因此，籍由选择可显着影响总体应变分量的适当材料组成以及选择适当的掺杂浓度，可获得高度灵活性。例如，层209a的浓度可选择为较高，以结合前述源漏深区种类214d建立理想的总体掺杂浓度。在后续阶段或在独立步骤216b中，可沉积另一材料层209b，其中，至少掺杂浓度不同于层209a中的浓度。例如，可提供降低的掺杂浓度209，以使层209b充当“缓冲”层。在其它情况下，依据理想的最终源漏分布，材料209a 的掺杂浓度可低于层209b的掺杂浓度。这样，因沉积阶段或步骤216a、216b的不同制程参数而使掺杂浓度沿高度方向20 变化。应当了解，沿方向20 在1纳米内或更小范围内掺杂浓度的相应变化取决于相应的制程参数。在此情况下，掺杂浓度可获得基本呈阶梯状的变化，而在其它情况下，可发生不太显着的转变，不过，其中，仍然可以可靠地检测到沿方向20 在层209a、209b内的浓度的相应变化。应当了解，掺杂浓度的相应变化亦可称作梯度掺杂浓度。图2f示意处于另一选择性注入制程或阶段期间的半导体器件200，其中，可提供具有适当的原位浓度的最终或延伸层209c，以结合将在后期制造阶段中执行的一个或多个热处理提供源漏延伸区。应当了解，除该原位掺杂外，如认为适当的话，可相对层209b、209a 改变材料组成。因此，基于两个或更多沉积制程216a、216b、216c，可形成由应变诱导半导体材料构成的任意适当数量的外延生长层，其中，在该些层的至少其中一些层中，可提供不同的原位掺杂，以结合任意后续热处理符合形成复杂源漏掺杂分布的要求。因此，应当了解， 可提供两层或超过三层的应变诱导半导体材料，而在其它情况下，可施加基本呈连续变化的原位掺杂浓度。因此，与传统方法相反，这里的原位掺杂浓度沿高度方向206a明显不恒定，以为后续的热处理提供适当的起始条件。在该后续热处理期间可确定最终的掺杂分布。图2g示意处于热处理217期间的半导体器件200。该热处理217例如为激光退火制程、闪光退火制程等形式，其中，可施加适当的制程参数以获得理想程度的掺杂扩散， 从而基于源漏掺杂种类214d以及层209a、209b、209c中纳入的各种源掺杂种类建立源漏区 214。应当了解，该扩散行为还取决于前述形成相应环状或反向掺杂区的注入种类210，从而在制程217期间使源漏区214获得相应的最终掺杂分布。例如，可基于层209c获得各延伸区2He。层209c可包括适当的掺杂浓度，以避免沟道区205的过度渗透。而且，可籍由相应调整层209b中的原位掺杂水平获得适当的横向形状。层209b可充当缓冲层，而层209a 结合种类214d可提供源漏深区。应当了解，依据总体的制程及器件要求，可在提供应变诱导半导体合金209a、209b、209c之后的任意适当的制造阶段中执行一个或多个额外的热处理。而且，由于可能不需要对注入引起的损伤进行显着的重结晶，因此通常可在降低的制程温度下执行热处理217。这样，可提供呈基本未损伤状态的材料209a、209b、209c，以获得进入沟道区205的高应变传递效率，其中，由间隙壁组件204b定义的降低的理想偏移有助于高应变诱导效率。因此，源漏区214的形成无需传统技术中通常需要的复杂间隙壁结构以及复数掩模步骤。应当了解，在退火制程217之前或之后，可例如基于成熟的湿化学蚀刻配方等移除偏移间隙壁204b以及掩模层204d。接着，如需要的话，可继续后续制程，例如形成间隙壁组件以及执行硅化制程等。这样，在前述制程序列其间，间隙壁204b可可靠地保持栅极绝缘层20 及栅极电极材料2(Mc的完整性，并可在制造阶段中移除，其中，可避免暴露于关键的湿化学蚀刻配方，例如稀释的氢氟酸。图池示意具有间隙壁结构218的器件200。该间隙壁结构218具有适当的宽度， 以调整金属硅化物区219相对沟道区205的偏移。间隙壁结构218可由任意适当的材料组成，例如氮化硅，并可结合充当蚀刻停止材料的二氧化硅等。而且，当电极材料2(Mc由多晶硅材料组成时，可在电极材料2(Mc中形成金属硅化物区2(Ms。在其它情况下，可在后期制造阶段中移除材料2(Ms，例如籍由使用高导电金属替代电极材料2(Mc的至少其中一部分。 应当了解，间隙壁结构218的设置基于所选的目标宽度，以获得偏移219，从而避免例如硅化制程期间掺杂向沟道区205的过度“转移”，以提升晶体管性能。因此，可使间隙壁结构 218的特征适应硅化制程的制程参数以及所使用的相应材料，例如镍、钼、钴等，从而有助于提升总体的晶体管性能。如需要，为增强沉积于完成的晶体管结构上方的任意介电材料的应力传递，在形成金属硅化物区219之后可移除间隙壁结构218，以使更多的高应力介电材料能够邻近沟道区205沉积。因此，晶体管200可包括处于优良结晶状态的应变诱导材料209a、209b、209c，以诱发高应变分量205c或205t，例如压缩分量或拉伸分量，其取决于应变诱导合金的材料组成。而且，材料209a、…209c中的梯度原位掺杂浓度可使源漏区214具有理想的横向及垂直分布，从而使材料209c、209b、209a能够邻近沟道区205设计，其还有助于优越的应变传
递效率。因此，本发明提供半导体器件及形成该半导体器件的技术，其中，可在外延生长应变诱导半导体材料中建立梯度掺杂分布，从而可使该外延生长应变诱导半导体材料邻近沟道区设置，而不会影响最终的掺杂分布。而且，在该应变诱导半导体合金的外延生长之前可纳入额外的掺杂种类，其中，相应开口的存在可提升注入条件。源漏掺杂分布的获得无需复杂间隙壁结构，从而有助于显着降低形成复杂晶体管组件中的复杂性。在阅读说明书后，本领域的技术人员可容易地对本发明作进一步的修改和变更。 因此，说明书仅为说明性质，目的在于教导本领域的技术人员执行这里所揭露之原理的一般方式。应当理解，所示方式应当被视作当前的优选实施例。
权利要求
1.一种方法，包括在横向邻近栅极电极结构的晶体管有源區中形成开口，该栅极电极结构包括栅极介电材料、形成于该栅极介电材料上的电极材料，以及偏移侧间隙壁；在该开口中形成应变诱导半导体合金，该应变诱导半导体合金包括一掺杂种类，其沿该开口之高度方向具有不同的掺杂浓度；以及执行热处理以基于该掺杂种类的该不同掺杂浓度形成源漏延伸区，该源漏延伸区连接该晶体管的沟道区。
2.如权利要求1所述的方法，进一步包括透过该开口向该有源區内引入至少另一掺杂种类。
3.如权利要求2所述的方法，其中，引入该至少另一掺杂种类包括引入与前述掺杂种类具有相同导电类型的掺杂种类，以结合前述掺杂种类形成源漏区。
4.如权利要求3所述的方法，其中，引入该至少另一掺杂种类包括引入相对于前述掺杂种类的反向掺杂种类，以相对该源漏区形成反向掺杂区。
5.如权利要求2所述的方法，其中，引入该至少另一掺杂种类包括执行注入制程。
6.如权利要求5所述的方法，进一步包括执行第二热处理，以在形成该应变诱导半导体合金之前使结晶损伤重结晶。
7.如权利要求1所述的方法，其中，形成该应变诱导半导体合金包括形成缓冲层以及在该缓冲层上方形成延伸层，其中，该缓冲层的掺杂浓度低于该延伸层的掺杂浓度。
8.如权利要求1所述的方法，其中，形成该应变诱导半导体合金包括形成缓冲层以及在该缓冲层上方形成延伸层，其中，该缓冲层的掺杂浓度高于该延伸层的掺杂浓度。
9.如权利要求1所述的方法，其中，形成该应变诱导半导体层包括籍由执行选择性外延生长制程形成含锗材料。
10.如权利要求1所述的方法，其中，形成该应变诱导半导体层包括籍由执行选择性外延生长制程形成含锡材料。
11.如权利要求1所述的方法，其中，形成该应变诱导半导体层包括籍由执行选择性外延生长制程形成含碳材料。
12.—种形成晶体管之源漏区的方法，该方法包括透过开口向该晶体管的有源區内注入源漏掺杂种类之第一部分；在该开口中形成应变诱导半导体合金，该应变诱导半导体合金包括该源漏掺杂种类之第二部分，其沿该开口的高度方向具有梯度浓度；以及执行至少一热处理以基于该源漏掺杂种类之该第一及第二部分形成该源漏区的最终掺杂分布。
13.如权利要求12所述的方法，其中，形成该应变诱导半导体合金包括在该开口中形成缓冲层以及在该缓冲层上方形成延伸层，其中，该缓冲层的掺杂浓度低于该延伸层的掺杂浓度。
14.如权利要求13所述的方法，其中，形成该应变诱导半导体合金包括形成缓冲层以及在该缓冲层上方形成延伸层，其中，该缓冲层的掺杂浓度高于该延伸层的掺杂浓度。
15.如权利要求12所述的方法，其中，该应变诱导半导体合金包括锗和锡的至少其中“"者 ο
16.如权利要求12所述的方法，其中，该应变诱导半导体层包括碳。
17.如权利要求12所述的方法，进一步包括在形成该应变诱导半导体合金之前注入另一掺杂种类，其相对于该源漏掺杂种类为反向掺杂。
18.如权利要求12所述的方法，其中，注入该源漏掺杂种类之该第一部分，以使其延伸至绝缘埋层。
19.一种晶体管器件，包括 栅极电极结构，形成于沟道区上方；源漏区，形成于横向邻近该沟道区的半导体有源區中；以及应变诱导半导体合金，形成于该源漏区内，该应变诱导半导体合金沿该源漏区的高度方向具有梯度掺杂浓度。
20.如权利要求19所述的晶体管器件，其中，该栅极电极结构之栅极电极材料的长度约为50纳米或更小。
21.如权利要求19所述的晶体管器件，其中，该半导体合金包括锗和锡的至少其中一者ο
22.如权利要求19所述的晶体管器件，其中，该应变诱导半导体合金包括碳/硅合金。
23.如权利要求19所述的晶体管器件，进一步包括绝缘埋层，其邻近该半导体有源區并位于该半导体有源區下方，其中，该源漏区延伸至该绝缘埋层。
24.如权利要求20所述的晶体管器件，其中，该栅极电极结构包括栅极绝缘层，该栅极绝缘层包括高k介电材料；以及其中，该栅极电极材料包括含金属材料，该含金属材料形成于该栅极绝缘层上。
全文摘要
可基于原位(in-situ)掺杂的应变诱导半导体合金获得晶体管的掺杂分布，其中，可沿高度方向建立梯度掺杂浓度。因此，该半导体合金可邻近沟道区设置，以提升总体的应变诱导效率，同时不会过分影响最终获得的掺杂分布。而且，可在选择性生长该半导体合金之前纳入额外的注入种类，以避免因注入引起的内部应变松弛。
文档编号H01L21/336GK102388442SQ201080014189
公开日2012年3月21日 申请日期2010年1月27日 优先权日2009年1月30日
发明者J·亨齐尔, U·格里布诺, V·帕帕耶奥尔尤 申请人:先进微装置公司