电子装置和系统及用于制造和使用该电子装置和系统的方法

专利名称：电子装置和系统及用于制造和使用该电子装置和系统的方法
电子装置和系统及用于制造和使用该电子装置和系统的方
法相关申请本申请要求2009年9月30日提交的美国临时申请No. 61/247，300的优先权，该临时申请的全部内容通过引用而结合于此。本申请要求2009年11月17日提交的美国临时申请No. 61/262，122的优先权，该临时申请的全部内容通过引用而结合于此。本申请还要求2010年2月18日提交的美国临时申请No. 12/708,497的优先权，该申请的全部内容通过引用而结合于此。
背景技术：
电子装置已经空前地变为日常生活的一个不可分割的一部分。诸如个人计算机和移动电话的系统已经基本上对我们如何工作、我们如何玩和我们如何通信进行改造。每过去一年都会引入诸如数字音乐播放器、电子书阅读器和平板的新装置，并对已经存在的产品系列进行改进。这些新的产品表现出日益增长的创新，这样的创新持续地对我们如何生活进行改变。电子系统对世界经济和现代文化至今通过对半导体工业坚持摩尔定律而在很大部分上产生越来越大的重要性。由首先观察该现象的英特尔的创建者的戈登摩尔命名的摩尔定律规定了在集成电路(或者芯片)上相同面积内变得廉价的晶体管的数目随着时间稳定地增长。一些行业专家将该定律量化，例如阐述相同面积内晶体管的数目大概每两年翻倍。在没有摩尔定律提供的功能性的增加和成本和尺寸的相关减小的情况下，今天广泛可用的许多电子系统不能付之实践或者可负担得起。一段时间，半导体工业通过使用块CMOS技术来制造芯片中的电路而已经成功地保持摩尔定律。块CMOS技术已经证明特别“能缩小的(scalable)”，意思是在使得现有制造处理和设备最佳化和重新使用以为了维持可接受的产品成本的同时，能将块CMOS晶体管造得越来越小。从历史上看，随着块CMOS晶体管的尺寸减小，其功耗也减小，有助于该工业在保持摩尔定律的同时以降低的成本提供增大的晶体管密度。因而，半导体工业已经能以它们的尺寸缩小块CMOS的功耗，降低了操作的晶体管和它们所在的系统的成本。然而，近年来，在减小它们的尺寸的同时降低块CMOS的功耗已经变得越来越难。晶体管功耗直接影响芯片功耗，又影响操作系统的成本，并且在一些情况下，影响系统的效用。例如，如果在每个晶体管的功耗保持相同或者增大的同时相同的芯片面积上的晶体管 的数目翻倍，芯片的功耗将翻更多倍。这部分是因为需要冷却所得到的芯片，因而需要更多的能量。结果，这会使用于操作该芯片的末端用户的能量成本翻更多倍。这种增大的功耗还会例如通过降低移动装置的电池寿命而显著地降低消费者的电子产品的使用性。还有其他效果，诸如增大热的产生，需要散热，潜在地减小系统的可靠性并且负面地影响着环境。在半导体工程师当中已经有广泛的认识持续地降低块CMOS的功耗是不可行的，部分是因为据认为晶体管的操作电压Vdd随着晶体管的尺寸的减小而不再减小。CMOS晶体管导通或者关断。CMOS晶体管的状态由施加到晶体管的栅极的电压相对于晶体管的阈值电压Vt的值来确定。在晶体管切换为导通的同时，其消耗能由以下公式表示的动态功率P 动态=CDDD2f其中，Vdd是供应到晶体管的操作电压，C是当晶体管切换为导通时晶体管的载荷电容，并且f是晶体管操作的频率。在晶体管关断的同时，其消耗静态电力，其能由公式P静态=IwfVdd来表示，其中，Itw是当晶体管关断时的泄漏电流。从历史上看，该工业已经主要通过降低操作电压Vdd(其降低动态和静态功率两者)来降低晶体管的功耗。降低操作电压Vdd的能力部分地取决于能精确地设定阈值电压Vt，但是随着晶体管尺寸由于各种因素(包括例如随机掺 杂波动(RDF))减小，已经变得越来越困难。对于使用块CMOS处理形成的晶体管，设定阈值电压Vt的主要参数是掺杂剂在沟道中的量。影响Vt的其他因素是环状注入、源极和漏极延伸和其他因素。理论上，这能精确地完成，使得在相同芯片上的相同晶体管将具有相同的Vt，但是在现实中，阈值电压能显著地变化。这意味着这些晶体管响应于相同的栅极电压将不都同时切换，并且一些将不会切换为导通。对于具有IOOnm或者更小的沟道长度的晶体管，RDF是Vt的变化(通常称为西格玛Vt或者o Vt)的主要决定因素，并且RDF引起的O Vt的量随着沟道长度减小而增大。如图I所示，该图I是基于由英特尔公司提供的信息，估计的实验数据，连同在2009年IEEE国际固态电路会议上由Kiyoo Itoh,Hitachi Ltd进行的基调展示,半导体工程师的传统智慧已经发现纳米级块CMOS中增大的O Vt设定I. OV作为用于正向的操作电压Vdd的实际下限。VDD图示为具有降低TARGET区域的工业目标的下降斜坡函数(downward-sloping function)。然而,用于O Vt的曲线随着降低的器件特征尺寸而增大，其中，RDF实际地造成Vmin增大。动态和静态功率的功函数是功率=CVDD2f+IVDD。因而，整个功率增大。由于这些和其他的原因，半导体工业的工程师广泛地相信在将来的处理节点中必须放弃块CM0S，而不管有许多公知的用于降低短沟道器件中的O Vt的技术。例如，一个降低块CMOS中的O Vt传统的方式涉及提供随着沟道垂直向下延伸(朝着衬底远离栅极)而增大沟道中的掺杂剂浓度的非均匀掺杂轮廓。尽管此类型的后退掺杂轮廓不降低对掺杂变化的灵敏度，但是其增大对短沟道效应的灵敏度，从而不利地影响器件的操作。因为短沟道效应，这些掺杂参数一般不针对纳米级器件缩小，使得此方式一般不适合用于纳米级短沟道晶体管。利用朝着在45nm或者甚至22nm处理节点处形成的短沟道器件移动的技术，在此器件中后退方式的益处被认为是有限的。工作以克服这些技术障碍的半导体工程师还试图使用超陡后退阱(SSRW)以解决与按比较缩小到纳米区域相关的性能问题。如同用于纳米级器件的后退掺杂，SSRW技术使用特殊的掺杂轮廓，在轻掺杂沟道下方形成重掺杂层。SSRW轮廓与后退掺杂不同在于掺杂齐U水平具有很陡的增大以将沟道掺杂降低到尽可能低的水平。这种陡的掺杂剂轮廓能造成短沟道效应的降低，沟道区域中的增大的迁移率和更小的寄生电容。然而，当制造这些用于高容积、纳米级集成电路应用的器件时，很困难实现这些结构。此困难部分是由于后退阱的扩散和SSRW掺杂剂物种进入沟道区域中，尤其是对于诸如NMOS晶体管的p阱器件。此外，使用SSRW不会消除随机掺杂剂密度波动(其能将oVT增大到不可接受的水平)的问题。除了这些和其他克服现有块CMOS实施的缺点的尝试，该工业已经变得重点聚焦在在沟道中没有掺杂剂的CMOS晶体管结构。这种晶体管结构例如包括全耗尽绝缘体上硅(SOI)和各种FINFET，或者欧米伽栅极器件。SOI器件通常具有限定在薄顶部硅层上的晶体管，该薄顶部硅层通过玻璃或者二氧化硅的薄绝缘层(公知为埋置氧化物层)而与硅衬底分开。FINFET器件使用多个栅极以控制硅沟道中的电场。这能通过具有在硅沟道中具有低掺杂剂而具有降低的O VT。这使得注入在沟道中的掺杂剂原子的数量或者位置的原子水平变化不重要。然而，器件的类型要求晶片和相关的处理比在块CMOS中使用的更复杂和昂贵。给定与过渡到新的技术相关的大致成本和风险，半导体和电子系统的制造商已经长久地寻求一种延伸块CMOS的使用的方法。这些努力至今证明是不成功的。持续地降低块CMOS中的功耗已经越来越在半导体工业中认为是不可逾越的问题。


图I示出用于用于器件缩小的功率限制和0 Vt限制的趋势的示例。图2A示出了根据一个实施例具有深度耗尽沟道(DDC)的场效应晶体管的视图。图2B示出根据一个实施例的具有深度耗尽区域的沟道的视图。图2C示出根据一个实施例具有不同掺杂浓度的三个区域的沟道的另一示例。图2D示出根据一个实施例具有深度耗尽区域的沟道的另一示例。图3示出根据一个实施例掺杂浓度与沟道深度的图。图4示出根据一个实施例掺杂剂浓度的变化与器件深度的图。图5示出根据一个实施例以供应电压为背景绘制的来自各种器件的不同阈值电压的提炼图的示例。图6图示根据一个示例的改进的0 Vt的示例。图7A示出根据传统处理和结构而形成的块CMOS晶体管的示例。图7B示出了根据一个实施例的DDC晶体管，其与图7A的传统块CMOS器件相比具有深很多的耗尽区域。图8A示出与图7A中图示的传统块CMOS结构对应的FET的示例。图8B示出与图7B图示的新颖深阱结构对应的FET的示例。图9示出用于NMOS器件的通用迁移率曲线的示例。图10示出DDC结构和均匀沟道的阈值电压和本体偏压之间的比较的示例。图11示出DDC结构与均匀沟道的O Vt与本体偏压之间的比较。图12示出新颖的DDC结构的轮廓和具有SSRW的传统块CMOS的轮廓之间的比较的示例。图13示出传统的CMOS器件与根据此处公开的实施例构造的结构的比较的示例。图14A-I示出用于制造具有DDC掺杂轮廓的沟道的器件的处理流程的示例。图15示出具有高度掺杂屏蔽区域和将本体偏压电压施加到本体的机构的多模式器件的示例。图16示出n沟道DDC器件和传统的n沟道器件之间阈值电压Vt与偏压电压Vbs的比较的示例。
图17A示出在传统器件中器件之间阈值电压的变化如何造成延迟时间的宽扩散的示例。图17B示出用于根据实施例的DDC器件的改进的延迟时间特性的示例。
图18示出针对根据一个实施例的器件设定的静态Vt的图。图19示出根据一个实施例的具有各自本体的多组晶体管的示例。图20示出根据一个实施例的n沟道4端子晶体管布局的示例。图21示出根据一个实施例具有浅P阱(SPW)的沟道4端子晶体管的示例。图22示出根据一个实施例具有本体存取晶体管的动态多模式晶体管的示例。图23示出根据一个实施例具有局部沟槽隔离(PTI)的动态多模式晶体管的另一示例。图24示出根据一个实施例具有PTI的4端子晶体管的示例。 图25示出根据一个实施例具有局部互连部的3端子晶体管的示例。图26示出根据一个实施例用PGC将本体连接到栅极的3端子晶体管的另一示例。图27示出根据一个实施例具有在栅极延伸的下方延伸的有源区域中形成的本体接触部的3端子晶体管的另一示例。图28示出根据一个实施例具有本体接触部的3端子晶体管的另一示例。图29示出根据一个实施例可编程的4/3端子晶体管的示例。图30示出能使用根据一个实施例的4端子晶体管进行动态模式切换的电路的示例。图31示出使用根据一个实施例的4端子晶体管的动态模式切换的示例。图32A示出根据一个实施例能进行动态模式切换的电路的示例。图32B示出用于图32A中的电路模块的横截面的示例。图33A示出根据一个实施例能进行动态模式切换的电路的示例。图33B示出用于图33A中的电路模块的横截面的示例。图34A示出构造有不同的公共使用的部件的电路的示例。图34B示出根据一个实施例使用本体存取多晶硅的晶体管组的示例。图34C示出根据一个实施例使用本体存取晶体管的晶体管组的示例。图34D示出根据一个实施例使用带有单独连接部的本体存取晶体管的晶体管组的示例。图34E示出与图34D对应的横截面视图的示例。图35示出使用混合的老式器件和根据一个实施例的新的器件的多模式切换电路的示例。图36示出基于老式方式的另一多模式切换电路的示例。图37不出根据一个实施例基于局部耗尽(F1D)SOI技术的多模式切换电路的不例。图38示出根据一个实施例的6T SRAM单元的示例。图39示出用于图38的6T SRAM的布局示例的示例。图40A示出图39的布局的横截面的示例。图40B示出与图39对应的6T SRAM单元的立体视图的示例。图41A示出与图39对应的阱的俯视图的示例。图41B示出根据一个实施例堆叠起来形成2x2阵列的6T SRAM单元的示例。图42示出可结合此处描述的实施例使用的连接部阱的布局示例。图43示出与图42对应的横截面视图的示例。
图44示出图42的连接部阱的俯视图的示例。图45示出根据一个实施例形成2x2SRAM的示例。图46示出根据一个实施例使用用于SPW隔离的连接部单元的4x4SRAM的示例。图47示出根据一个实施例用于每排Vss的6T SRAM阵列的示例。图48示出与图47对应的SRAM单元的布局的示例。图49A示出与图48对应的SRAM布局的SPW和SNW的示例。图49B示出根据一个实施例具有每排Vss的技术的2x2SRAM阵列。图49C示出根据一个实施例具有每排Vss的技术的4x4SRAM阵列。图50示出与图47对应的SRAM单元的布局的另一示例。图51A示出与图50对应的SRAM布局的SPW和SNW的示例。图51B示出根据一个实施例具有每排Vss的2x2SRAM阵列的示例。图51C示出根据一个实施例具有每排Vss的4x4SRAM阵列。图52至图54图示此处论述的的DDC器件和实施例的系统应用。
具体实施例方式提供一种新颖结构和方法，其降低宽阵列的电子器件和系统的功耗。这些结构和 方法中的一些能通过重新使用现有的块CMOS处理流程和制造技术而大部分地实施，从而 允许半导体工业以及更宽的电子工业避免有成本地和有风险地切换到替换技术。如将所论述，一些结构和方法涉及深耗尽沟道(DDC)设计。DDC能允许CMOS器件 与传统的块CMOS相比具有降低的o VT，并能允许在沟道区域中具有掺杂剂的FET的阈值电 压\设定得更加精确。DDC设计还能与传统的块CMOS晶体管相比具有强本体效应，从而能 允许对DDC晶体管中的功耗进行重要的动态控制。有许多方式去构造DDC以实现不同的益 处，并且此处呈现的附加结构和方法能单独地或者与DDC结合使用以产生附加的益处。还提供用于将晶体管集成在芯片上的有利的方法和结构，例如包括能利用DDC以 提供改进的芯片功耗的实施。此外，晶体管和集成电路在一些实施例中能够有各种其他益 处，包括低散热、改进的可靠性、小型化和/或更有利的制造成本。有各种方式以静态和动 态地突出新的晶体管结构的一些或者所有优点。在集成电路水平处的许多研发甚至在没有 此处论述的新颖晶体管的情况下也提供优点。许多方法和结构可以在除了块CMOS晶体管 以外的器件类型中使用，例如，在沟道和/或本体中具有掺杂剂的其他类型的晶体管。还提供用于在系统中(诸如在电子产品中)结合和使用此处描述的创新的方法和 结构以提供以下益处，在一些实施中包括处于系统水平的改进的功耗、改进的系统性能、改 进的系统成本、改进的系统制造能力和/或改进的系统可靠性。如将所展示的，创新能有利 地用在宽范围的电子系统中，包括在一些实施例中在诸如个人计算机、移动电话机、电视、 数字音乐播放器、机顶盒、膝上型和掌上型计算器件、电子书阅读器、数字相机、GPS系统、平 板显示器、便携式数据存储器件和平板电脑的消费品器件以及在各种其他电子器件中。在 这些实施中的一些当中，晶体管和集成电路能实质上地提高作为整体的电子系统的操作， 并因而，提高该电子系统的商业适配性。在一些实施例中，创新晶体管、包含此处所描述的 晶体管的集成电路和系统还可以比替换的方式进行更加环境友好的实施。在一个实施例中，提供一种新颖场效应晶体管(FET)结构，相比于传统的短沟道器件，其具有精确控制的阈值电压。还能具有改进的迁移率和其他重要的晶体管特性。此结构和制造该结构的方法能允许与传统器件相比FET晶体管具有低的操作电压。附加地或者可选地，它们能允许在操作过程中这种器件的阈值电压被动态地控制。在一些实施中FET能为设计者提供设计具有FET器件的集成电路的能力，该FET器件能在电路处于操作中的同时被动态地调节。集成电路中的FET结构在一些实施例中能设计有名义上的相同结构，并且附加地或者可选地能被控制、调制或者编程以响应于不同的偏压电压在不同的操作电压下操作。这些结构能使电路以有效和可靠的方式静态地指定和/或动态地改变操作模式。此外，在一些实施中，这些结构能构造成针对电路内的不同应用进行后制造。这些和其他益处提供满足设计者、生产商和消费者的许多需要的数字电路的改进。这些益处能提供由能对集成电路的持续和进一步改进的新颖结构组成的系统，得到具有改进性能的器件和系统。在一些实施中，块CMOS可以持续附加的时间段，以跟上摩尔定律，并且在基于块CMOS的电路和系统中进一步创新能持续以先进的性能速率而改进。实施例和示例将参照晶体管、集成电路、电子系统和相关方法而在此处描述，并且将强调新颖结构和方法在制造处理和贸易链(包括电子产品的终端用户)的各个水平处提供的特征和益处。在这些示例中对产生集成电路和电子系统的结构和方法的固有的原理的应用将证明是 能缩小的。因而，将理解到，本发明的精神和范围不限于这些实施例和示例，但是仅仅由此处附加的还有在相关和共同转让的申请中的权利要求限制。具有小于90纳米的栅极长度的纳米级场效应晶体管(FET)设置有比传统的纳米级FET器件更精确的可控制的阈值电压。附加的益处包括改进的载流子迁移率和由于RDF而降低的阈值电压的变化。一个实施例包括可操作来具有耗尽区域的纳米级FET结构，该耗尽区域延伸到栅极下方的深度设定成大于栅极长度的一半。FET结构具有至少两个不同掺杂浓度的区域，以帮助在栅极下方的耗尽区域中限定DDC。在一个示例中，栅极附近的第一区域具有比从第一区域分开且位于栅极下方一定距离处的第二区域更低的掺杂剂浓度。这提供了与第二掺杂屏蔽区域成对的第一低掺杂沟道区域(通常，大致未掺杂外延生长沟道层)，该第二掺杂屏蔽区域能通过在阈值电压或者更大施加到栅极时终止从栅极发射的电场来限定DDC。深耗尽区域能可选地称为DDC或者深耗尽区域，并且将取决于晶体管结构和电子操作条件而在空间范围和特性上变化。有这些结构和区域的精确几何尺寸和位置上有许多变化，并且一些在以下更详细地描述。这些结构和制造该结构的方法允许FET晶体管与传统纳米级器件相比具有低操作电压和低阈值电压两者。而且，它们允许这种器件的阈值电压在操作过程中被动态地控制。最终，这些结构和制造结构的方法提供设计具有FET器件的集成电路，该FET器件能在电路处于操作中的同时能被动态地调节。因而，集成电路中的晶体管能设计有名义上相同的结构，并能被控制、调制或者编程以响应于不同的偏压电压而在不同的操作电压下操作，或者响应于不同的偏压电压和操作电压而在不同的操作模式下操作。此外，这些能构造成针对电路内的不冋应用而后制造。某些实施例和特征此处针对晶体管进行描述，并强调新颖结构和方法提供晶体管的特征和益处。然而，对产生集成电路的结构和方法应用这些示例中固有的原理是可缩小的，并不限于晶体管或者块CMOS。因而，本领域将理解到本发明的精神和范围不限于这些实施例和示例或者此处并且还在相关和共同转让的应用中附着的权利要求，但是可以有利地应用在其他数字电路内容中。在以下描述中，许多具体的细节以本发明能实施的优选方式给出。明显地，本发明能在没有这些具体细节的情况下实践。在其他情况下，公知的电路、部件、运算和处理尚未详细地示出，或者尚未以示意或者框图的形式示出以为了不使本发明在不必要的细节方面模糊。附加地，对于大部分，关于材料、工具、处理时间、电路布局和模具设计的细节已经省略，只要这些细节不必获得本发明的完整理解，因为它们认为在相关技术领域的一般技术人员的理解范围内。在以下整个描述和权利要求中使用某些术语以指代特定系统部件。类似地，将理解到，部件可以由不同的名称指代，并且此处的描述不意在区分在名称上而不是在功能上的部件。在以下论述和权利要求书中，术语“包括”以开放端的方式使用，因而例如应该理解为意思是“包括但不限于”。此处描述了以上提及的方法和结构的各种实施例和示例。将认识到此详细的描述仅仅是图示性，不意在以任何方式进行限制。其他实施例对于受益于此公开的本领域的一般技术人员是容易的。将详细参照在附图中图示的实施例。相同的参考标号将在整个附图和以下详细描述中使用，以指代相同或者类似的部件。为了清楚的目的，没有示出和描述此处描述的实施和实施例的所有的常规特征。 当然，将理解到。在研发本发明的任何实际实施中，为了实现研发者的特定目标，将做出许多实施特定决定。而且，将理解到，这种研发努力会是复杂的和费时的，但是不管怎样，是对于受益于此公开的本领域的一般技术人员是常规的工程任务。将在物理和功能区域或者层的方面描述在半导体的衬底或者硅层中注入或者以其他方式存在以修改半导体的物理和电气特性的原子的浓度。这些可以由本领域的技术人员理解为具有特定平均浓度的材料的三维质量。或者，它们可以理解为具有不同或者空间变化的浓度的子区域或者子层。它们还可以作为小组掺杂剂原子、大致类似掺杂剂原子等的区域或者其他实用实施例而存在。对基于这些特性的区域的描述不意在限制形状、准确的位置或者取向。它们还不意在将这些区域或者层限制到处理步骤的任何特定类型或者数目、层的类型或者数目(例如，复合或者单一)、半导体沉积、蚀刻技术或者所利用的生长技术。这些处理可以包括外延形成区域或者原子层沉积、掺杂注入方法学或者特定的竖直或者横向掺杂轮廓、包括线性、单调增长、后退或者其他适合空间改变掺杂剂浓度。实施例和包括在其中的示例可以示出特定处理技术或者所使用的材料，诸如以下描述的和在图14A-I中图示的外延和其他处理。这些示例仅仅打算作为图示性示例，并且不应该理解为限制性的。掺杂剂轮廓可以具有掺杂剂浓度不同的一个或者多个区域或者层。不管处理如何，浓度的变化和该区域或者层如何限定可以或者不可以经由包括红外光谱、卢瑟福背散射(RBS)、二次离子质谱(SIMS)的光学技术或者使用不同定量或者定性掺杂剂浓度确定方法学的其他掺杂剂分析工具而检测。图2A示出了根据一个实施例而配置的场效应晶体管(FET)。FET100包括栅电极102、源极104、漏极106和位于沟道110上方的栅极堆叠部108。沟道110可以深度耗尽，意思是指一般从栅极堆叠到屏蔽区域测量的沟道的深度比传统的沟道深度深很多，这在以下更详细地描述。在操作中，偏压电压122VBS可以施加到源极104，并且P+端子126在连接处124连接到P阱114以关闭电路。栅极堆叠108包括栅极102、栅接触部118和栅极介质128。包括栅间隔器130以将栅极从源极和漏极分开。源极/漏极延伸(SDE) 132在介质128的下方延伸源极和漏极。FET 100作为具有由N型掺杂剂材料制成的源极和漏极的N沟道晶体管示出，并形成在作为P型掺杂硅衬底的衬底上，该衬底提供形成在衬底116上的P阱114。然而，可以理解到，通过对衬底或者掺杂材料适合的改变，可以用由诸如镓砷基材料的其他适合衬底形成的非硅P-型半导体晶体管来替换。源极104和漏极106能使用传统的掺杂剂注入处理和材料来形成，并可以包括例如诸如应力感应源极/漏极结构、升高的和/或凹入的源极/漏极、非对称掺杂、对掺杂或者晶体结构修改的源极/漏极或者根据HDD (高度掺杂漏极)技术对源极/漏极的注入掺杂等的修改。延伸区域132—般形成在衬底内，并便于吸收一些与漏极相关的电位。还能使用各种其他的修改源极/漏极操作特性的技术，包括源极漏极沟道延伸(末端)或者通过在源极/漏极(S/D)附近形成局部化掺杂剂分布而便于缩小器件沟道的长度的环状注入，其中，分布可以在沟道的下方延伸。在一些实施例中，异种掺杂剂材料能用作补偿掺杂剂以修改电气特性。栅电极102能由传统材料形成，包括但不限于某些金属、金属合金、金属氮化物和金属硅化物以及其层叠物和其复合物。栅电极102还可以由多晶硅形成，包括例如高掺杂多晶硅和多晶硅锗合金。金属或者金属合金可以包括含有铝、钛、钽的金属或者金属合金，或者其氮化物，包括诸如氮化钛的含有钛的化合物。栅电极102的形成能包括硅化物方法、化学气相沉积方法和物理气相沉积方法，诸如但不限于蒸汽方法和溅射方法。通常，栅电极102具有从约I到约500纳米的整体厚度。栅极介质128可以包括诸如氧化物、氮化物或者氮氧化物的传统的介质材料。可选地，栅极介质128可以一般包括更高的介电常数介质材料，包括但不限于氧化铪、硅化铪、氧化锆、氧化镧、氧化钛、钛酸锶钡和钛酸铅锆、金属基介质材料和具有介电特性的其他材料。优选的含有铪氧化物包括Hf02、HfZr0x、HfSi0x、HfTi0x、HfAlOx等。取决于成分和可用的沉积处理设备，栅极介质128可以通过诸如热或者等离子体氧化的方法、氮化方法、化学气相沉积方法(包括原子层沉积方法)和物理气相沉积方法来形成。在一些实施例中，可以使用多个或者复合层、层叠体或者复合结构。例如，栅极介质能由具有厚度在约0. 3和Inm之间的SiO2基绝缘体和厚度在0. 5和4nm之间的氧化铪基绝缘体形成。通常，栅极介质具有从约0. 5到约5纳米的整体厚度。在栅极介质128下方，沟道区域110形成在屏蔽层112的上方，沟道区域110接触源极104和漏极112并在源极104和漏极106之间延伸。优选地，沟道区域包括大致未掺杂的硅，或者诸如来自SiGe族的先进材料，或者掺杂到很低水平的硅。沟道厚度通常能在从5到50纳米的范围。以下论述将聚焦在块CMOS器件。在许多纳米级块CMOS FET器件中，载流子迁移率受到设定阈值电压\所需的沟道掺杂剂的高浓度不利影响。在高掺杂剂浓度水平会阻止显著的电力泄漏的同时，当掺杂剂以高浓度出现时，它们可以用作极大地降低诸如电子的 移动载流子的沟道迁移率的散射中心。在此情况下，沟道区域中的电子散射，并且不能有效地移动通过源极和漏极之间的空间。有效地，这限制了沟道能承载的最大量的电流(Idsat)。此外，很薄的栅极和在栅极介质/沟道界面处得到的高电场会导致严重的量子力学效应，该效应降低给定栅电压下的反转层电荷密度，而反转层电荷密度与迁移率的降低和阈值电压\的大小的增加相关，因而，再次降低了器件的性能。由于这些特性，将块CMOS器件的传统地缩小到期望更小的尺寸认为是越来越困难。作为附加的益处，大致未掺杂沟道区域的使用能增强通常用来提高晶体管性能的某些传统技术的有效性。例如，位于沟道区域Iio的相对两侧上的源极104和漏极106能构造成修改在沟道区域中施加的应力。可选地 ，沟道区域能通过将晶格匹配和应变的硅锗(SiGe)结晶体薄膜晶格布置成造成在沟道的面内方向上压缩的应变而进行修改。这能造成带结构的变化，使得空穴的迁移率与本征硅相比增大。应力条件能通过改变锗(Ge)成分而修改(更高的锗增大应变，并且空穴的迁移率变得越高)。对于拉伸应变，沟道区域Si能形成在具有更大的晶格常数的晶格常数SiGe上。这造成与未应变的Si沟道区域相比电子迁移率和空穴迁移率都增大。再次，随着基体SiGe的锗成分增大，应变的Si沟道区域中的应变量和载流子迁移率趋于增大。如将理解到，将应力施加到沟道区域不要求连续应力层，且非连续或者多个单独的应力层不能将压缩或者拉伸力施加到沿着通沟道区域的各种位置，包括应力层上方、下方、横向布置或者抵接，从而有效地允许对施加的应力进行更大的控制。在一些实施例中，应力层可以表示当与沟道相邻或者抵接施加时适合地将应力施加到沟道区域的任何材料的层。作为一个示例，在特定实施例中，应力层可以包括具有与半导体的剩余部分的一些或者全部不同的热膨胀率的材料。在此实施例的制造过程中，随着半导体衬底的温度降低，某些部分有差别地收缩，造成沟道区域的伸展或者收缩。结果，沟道区域的至少一部分可以变得应变，提高了载流子的迁移率。在特定实施例中，应力层可以包括具有比半导体衬底的一些或者全部更大热膨胀系数的诸如氮化硅的材料。附加地或者可选地，不同应力层可以施加到FET 100的不同部分，以选择性地提高沟道区域中空穴或者电子的迁移率。例如，在特定实施例中，在互补n型和p型晶体管对经由适合的p型和n型阱结构而彼此隔离的情况下，应力层可以施加到n型晶体管以将拉伸应力施加到n型晶体管的沟道区域。此拉伸应力可以诱导沟道区域中的应变，该应变提高电子通过沟道区域的迁移率。另一应力层可以施加到P型晶体管以将压缩应力施加到P型晶体管的沟道区域。此压缩应力可以诱导p型沟道区域中的应变，该应变提高了空穴的迁移率。设置具有大致未掺杂沟道的晶体管在施加应力时带来其他优点。例如，应力可以通过经由源极/漏极或者沟道应力技术施加的压缩或者拉伸应力而施加。与传统的具有均匀的或者高度掺杂沟道的纳米级晶体管相比，应变的沟道区域FET晶体管由于栅极介质附近低浓度的掺杂剂(降低电离杂质散射)和较低的电场(降低表面粗糙度散射)将提供更大的应变增强迁移率。由于降低的散射，应力增强迁移率将显著地大于传统装置。由于应变而得到的此迁移率优点将随着晶体管的尺寸规模下降而实际上增大。图2A是根据Iv实施例构造的晶体管的不意图。图2B、2C和2D是进一步图不DDC晶体管沟道的三个不同示例的示意图，DDC晶体管沟道可以与图2A的沟道110互换。不同的区域可以包括位于栅极介质(诸如图2A所示的介质128)、阈值电压调节区域和高度掺杂屏蔽区域附近的深度耗尽区域。图2B图示紧挨着栅极介质定位并具有掺杂浓度不同的两个区域的DDC晶体管沟道的截面的一个示例。此沟道截面的轮廓包括位于栅极介质(未示出)和屏蔽区域204之间的耗尽区域202。掺杂原子206被图示，屏蔽区域204中的掺杂剂浓度与相较于屏蔽区域204的耗尽沟道区域202中的相对掺杂剂原子密度对应。
图2C示出了沟道区域208的另一示例，该示例具有掺杂剂浓度不同的三个区域。在此示例中，耗尽掺杂剂沟道区域214具有最小量的掺杂剂206，阈值调节区域212 —般具有比耗尽掺杂剂沟道区域214更高浓度的掺杂剂原子，并且屏蔽区域210具有最高的浓度的掺杂剂原子。 图2D示出又一变化，其中沟道截面从顶部沟道到底部沟道具有增大的掺杂剂原子浓度224。在不同的应用和实施例中，沟道的顶部的掺杂剂范围能变化，但是将通常只要处理和退火条件允许就朝着沟道的顶部变低。朝着沟道的中心的掺杂剂范围能增大通过沟道的底部，以进入具有更高掺杂剂浓度的屏蔽区域。在这些构造中的任一者中，阈值电压调节区域能形成为单独外延生长的硅层，或者形成为还包括耗尽沟道区域的单个硅外延层的一部分。阈值调节区域厚度通常能在从5到50纳米厚度的范围内。当大致未掺杂时，适合选择区域本身的厚度略微调节阈值电压，同时对于许多通常的应用，阈值电压调节区域被掺杂以具有范围在5xl017和2xl019原子(atoms)/cm3之间的平均浓度。在某些实施例中，碳、锗等的掺杂剂迁移阻挡层能涂覆在阈值电压调节区域的上方和/或者下方以防止掺杂剂迁移到沟道区域中或者可选地，阻止屏蔽区域进入阈值电压调节区域。如果提供的话，则屏蔽区域是埋置在沟道区域和阈值电压调节区域下方的高度掺杂区域。屏蔽层一般定位在一定的距离处以避免与源极和漏极直接接触。在某些其他实施例中，它可以形成为在多个源极/漏极/沟道区域的下方延伸的板，同时在其他实施例中，它可以是自对准注入物或者与沟道区域共同扩张的层。屏蔽区域厚度通常在从5到50纳米的范围内。屏蔽区域相对于沟道、阈值电压区域(如果提供的话)和P阱高度掺杂。在实践中，屏蔽区域被掺杂以具有在IxlO18和lxl02°原子/cm3之间的浓度。在某些实施例中，碳、锗等的掺杂剂迁移阻挡层能涂覆在屏蔽区域的上方以防止掺杂剂迁移到阈值电压调节区域中。在操作中，当大于阈值电压的预定电压施加到导电栅极时，深度耗尽区域形成在栅极堆叠和屏蔽区域之间。在导电栅极下方，深度耗尽区域通常向下延伸到屏蔽区域中，不过在某些高度掺杂实施例中，深度耗尽区域可以终止在阈值电压调节区域中，如果提供的话。如将理解到，耗尽区域的导电栅极下方的准确深度由能由FET设计调节的许多因素确定。例如，耗尽区域深度可以由空间定位和FET的其他元素的绝对或者相对掺杂剂浓度确定。例如，FET可以具有在源极区域和漏极区域之间并在具有栅极长度U的栅极下方限定的沟道。DDC深度(Xd)可以设定为比栅极长度的一半大可能为栅极长度一半的倍数，或者与其成比例。在一个示例中，此DDC深度可以设定为约等于沟道长度的一半，这在操作中允许即使在一伏特下的低操作电压下也能精确地设定阈值电压。取决于特定应用的要求，不同的深度可以提供不同的有益结果。在此公开下，将理解到不同DDC深度在不同的应用、不同的器件几何形状和特定设计的各种参数中是可行的。取决于特定应用的参数，在形成DDC晶体管中使用的不同区域厚度、掺杂剂浓度和操作条件可以提供不同的有益结果。例如，根据另一实施例，耗尽深度能维持从1/3栅极长度到约等于栅极长度的深度。然而，如本领域的技术人员将理解到，如果晶体管的结构和操作使得耗尽深度变成小于栅极长度的一半，则器件在功耗方面的性能将逐渐恶化，并且DDC的益处将消失。当耗尽深度Xd在栅极长度的1/3和1/2之间时，诸如例如，DDC晶体管在栅极下方的耗尽深度设定为约0. 4XU，器件还能相对于传统器件实现最适度的改进。在此示例中，对于屏蔽区域的适合厚度范围在5至50纳米之间，且掺杂剂浓度范围从IxlO18到IxlO2ci原子/cm3。对于阈值电压调节区域的适合的厚度范围在5到50nm之间，且掺杂剂浓度范围从5xl017和2xl019原子/cm3。未掺杂沟道区域被选择较深以足够地满足Xd > 1/2 X Ls的约束，并具有小于5xl017原子/cm3的浓度。实际上，为DDC晶体管提供深度耗尽区域能允许显著地收紧设定具有多个晶体管和相关器件的电路的阈值电压的公差，并能进一步降低由于RDF引起的变化。结果是，能在集成电路中的多个器件上设定更能预测和更可靠的阈值电压。此益处能用来降低器件或者系统中的功率，并能导致更好的整体性能。此实施例的潜在的一个其他益处是可调节的阈值电压，其能在构造有一个或者多 个所描述的晶体管结构的器件或者系统的操作过程中静态设定或者动态可变。还在图2A中图示，偏压电压能施加在晶体管源极104上，并施加到与P阱114连接的相反电荷掺杂剂材料126。传统的电路通常被加偏压到供应电压，使得当操作电压施加到栅极时，电流能从源极流到漏极。在之前已经提出使用可调节体偏压以动态地设定阈值电压的同时，它一般尚未证明可实用，因而趋于诱导芯片面积惩罚，因而禁止芯片上集成的水平。根据此实施例，电路可以构造成通过改变施加到阱的偏压电压而改变晶体管(如果共用共同的阱则为晶体管组)的阈值电压，而不管它们构造在一个集成电路或者系统内或者单独的电路中。如以下进一步详细描述，可靠地将阈值电压控制在封闭范围内的能力以及在用降低的芯片面积惩罚进行操作的过程中可靠和动态地改变阈值电压的能力导致器件或者系统能动态地改变器件或者系统内晶体管或者晶体管组的操作模式。图3示出了掺杂剂原子浓度与栅极介质下方沟道深度的关系以图示对于根据一个实施例的沟道中的各种深度范围掺杂剂浓度范围的图300。示出两个曲线，一个更实践的曲线308和一个理想曲线310。如所见，示出三个水平第一 5-20纳米的沟道区域、从沟道区域挨着的5-20纳米的阈值电压调节区域和从阈值电压调节区域挨着的5-20纳米的屏蔽区域。不同水平的浓度各到达某个水平312、314、316，可能但是不必是在各自浓度水平处的图中的拐点，并且这些对应于沟道掺杂剂浓度“d”小于5xl017的某掺杂剂浓度水平302、阈值电压调节区域浓度“d”在5xl017和5xl018之间的水平304和屏蔽区域掺杂剂浓度大于5xl018原子/cm3的水平306。根据一些实施例，在这些掺杂剂浓度范围内，能实现在支持深度耗尽区域的操作的纳米级FET中的一些最佳益处。根据各种实施例的掺杂剂轮廓限定成使得产生三个区域。这些三个区域在表I中限定，区域I对应于位于栅极介质附近的沟道区域，区域2对应于阈值电压调节区域，并且区域3对应于屏蔽层，并且其中，U是栅极长度。如能理解到，栅极长度大致等于沟道长度，并且^士和t3是三个区域的各自长度。这些区域中的每个能经由代表性的厚度和测量为每立方厘米的原子数的掺杂剂剂量来表示。这些厚度和剂量的值在表I中给出。表I
权利要求
1.一种场效应晶体管(FET)，其具有源极、漏极和具有栅极长度的栅极，所述场效应晶体管包括 惨杂讲， 屏蔽区域，其接触所述掺杂阱，并位于所述栅极的下方大于所述栅极长度的一半的距离处， 低掺杂剂沟道区域，其具有小于5xl017原子/cm3的掺杂浓度，所述低掺杂剂沟道区域位于所述漏极和所述源极之间以及所述屏蔽区域和所述栅极之间，以及 电压阈值调节区域，其在所述低掺杂剂沟道区域和所述屏蔽区域之间。
2.根据权利要求I所述的场效应晶体管，其中，所述低掺杂剂沟道区域形成为第一外延层，并且所述电压阈值调节区域形成为第二外延层，并且/或者所述低掺杂剂沟道区域和所述电压阈值调节区域形成为单个外延层。
3.根据权利要求I或2所述的场效应晶体管，其中，所述屏蔽区域具有大于IxlO19原子/cm3的掺杂浓度。
4.根据权利要求I至3中任意一项所述的场效应晶体管，其中，所述掺杂阱具有小于5xl018原子/cm3的掺杂浓度。
5.根据权利要求I至4中任意一项所述的场效应晶体管，其中，所述阈值调节区域具有小于6xl018原子/cm3并大于5xl017原子/cm3的掺杂浓度。
6.根据权利要求I至5中任意一项所述的场效应晶体管，其中，所述屏蔽区域具有的掺杂浓度大于所述电压阈值调节区域掺杂浓度的两倍，并且/或者大于所述低掺杂剂沟道区域掺杂浓度的十倍。
7.根据权利要求I至6中任意一项所述的场效应晶体管，其中，所述电压阈值调节区域具有小于5xl018原子/cm3并大于5xl017原子/cm3的掺杂浓度，或者 其中，所述电压阈值调节区域具有在所述屏蔽区域掺杂浓度的1/50至1/2之间的掺杂浓度。
8.根据权利要求I所述的场效应晶体管，其中，所述屏蔽区域还包括具有大于5nm的厚度的层，并且/或者 其中，所述低掺杂剂沟道区域还包括具有大于5nm的厚度的层，并且/或者 其中，阈值电压调节区域还包括具有大于5nm的厚度的层。
9.根据权利要求I所述的场效应晶体管，其中，所述屏蔽区域还包括大致平坦的层，其具有大于30nm并小于SOnm的厚度，并且/或者 其中，所述低掺杂剂沟道区域还包括具有大于5nm并且小于30nm的厚度的大致平坦的层，并且/或者 其中，电压阈值调节区域还包括接触所述屏蔽区域并具有大于5nm并小于30nm的厚度的大致平坦的层。
10.一种形成场效应晶体管(FET)的方法，所述场效应晶体管具有源极、漏极和具有栅极长度的栅极，所述方法包括以下步骤 形成屏蔽区域， 形成通过从所述屏蔽区域注入和/或者扩散而被掺杂的外延层，以在所述屏蔽区域的上方提供具有第一厚度的电压阈值调节区域，形成低掺杂剂沟道区域，其具有小于5xl017原子/cm3的掺杂浓度并通过在所述电压阈值调节区域上方的具有第二厚度的外延层而形成，所述各个电压阈值调节区域和所述低掺杂剂沟道的经组合的第一和第二厚度被设定成大于所述栅极堆叠的栅极长度的一半， 蚀刻穿过所述低掺杂剂沟道区域、所述电压阈值调节区域和所述屏蔽区域以隔离所述FET，并且 在所述低掺杂剂沟道区域的上方形成栅极。
11.根据权利要求9所述的方法，其中，所述屏蔽区域具有大于IxlO19原子/cm3的掺杂浓度，并且其中，所述电压阈值调节区域具有小于5xl018原子/cm3并大于5xl017原子/cm3的掺杂浓度。
12.根据权利要求9或10所述的方法，其中，所述电压阈值调节区域具有在所述屏蔽区 域掺杂浓度的1/50至1/2之间的掺杂浓度。
13.根据权利要求9至11中任意一项所述的方法，其中，所述屏蔽区域还包括具有大于5nm的厚度的大致平坦的层。
14.根据权利要求9至12中任意一项所述的方法，其中，所述低掺杂剂沟道区域还包括具有IOnm和30nm之间的厚度的大致平坦的层。
15.根据权利要求9至13中任意一项所述的方法，其中，电压阈值调节区域还包括具有20nm和60nm之间的厚度的大致平坦的层。
全文摘要
公开一种降低电子装置中的功耗的系统和方法。主要通过重新使用块CMOS处理流程和制造技术来实施该结构和方法。该结构和方法涉及深度耗尽沟道设计(DDC)设计，允许CMOS基装置相比于传统的块CMOS具有降低的西格玛VT，并能允许在沟道区域中具有掺杂剂的FET的阈值电压VT被更精确地设定。DDC设计还相比于传统的块CMOS晶体管具有强体效应，其允许对功耗进行重要的动态控制。
文档编号H01L21/336GK102640274SQ201080054379
公开日2012年8月15日 申请日期2010年9月15日 优先权日2009年9月30日
发明者斯科特·E·汤普森, 达莫代尔·R·图马拉帕利 申请人:苏沃塔公司