专利名称：闪存单元及其浮栅的形成方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种闪存单元及其浮栅的形成方法。
背景技术：
一般来讲，半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在断电时丢失其数据，而非易失性存储器即使在供电中断后仍能保持片内信息。非易失存储器包括电可编程只读存储器(EPROM)、电可擦除编程只读存储器(EEPROM)和快闪存储器(flash memory) 0与其它的非易失性存储器相比，闪存具有存储数据的非易失性、低功耗、集成度高、较快的存取速度、易于擦除和重写以及低成本等特性。因此，被广泛地应用于各个领域。如嵌入式系统，PC及外设、电信交换机、蜂窝电话、网络互 联设备、语音、图像、数据存储类产品等等。闪存的标准物理结构称为闪存单元(bit)，闪存单元的结构与常规MOS晶体管不同，常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide),而闪存在控制栅(CG, control gate,相当于常规的MOS晶体管的栅极)与导电沟道间还具有浮栅(FG，floating gate)，由于浮栅的存在，使闪存可以完成三种基本操作模式读、写、擦除。即便在没有电源供给的情况下，浮栅的存在仍然可以保持存储数据的完整性，相邻的闪存单元之间由隔离结构隔开。传统的闪存其多晶硅浮栅一般为单掺杂，例如对于N管的闪存而言，其多晶硅浮栅则为是N型掺杂。目前，也有文献提出了可以对浮栅进行双掺杂来改善闪存性能的理论。就目前而言，现有技术中还未涉及如何形成既具有双掺杂结构浮栅又具有较小的关键尺寸(也称为特征尺寸，⑶，Critical Dimension)的闪存单元,并且现有技术在形成双掺杂结构的浮栅时，通常会通过热处理工艺来加快掺杂离子的扩散，导致在很大程度上增加了工艺成本。此外，现有技术形成的闪存单元编程效率低，数据保持性差。其他有关双掺杂浮栅的技术还可以参见公开号为CN1700474A的中国专利申请，其公开了一种闪存存储单元的浮栅及其制备方法和一种闪存存储单元，提出形成由宽禁带材料+窄禁带材料+宽禁带材料组成浮栅或对浮栅在横向上分别采用P+N+P+不同掺杂多晶硅。
发明内容
本发明解决的是现有技术中无法形成具有双掺杂结构浮栅且关键尺寸较小的闪存单元以及现有的闪存单元编程效率低、数据保持性差、工艺成本高的问题。为解决上述问题，本发明提供一种闪存单元浮栅的形成方法，包括如下步骤提供衬底，在所述衬底上形成掺有第一型离子的浮栅层；在所述掺有第一型离子的浮栅层上形成图形化的第一光刻胶；干法刻蚀所述图形化的第一光刻胶，所述干法刻蚀后的第一光刻胶的图形的尺寸小于所述干法刻蚀前的第一光刻胶的图形的尺寸；
以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入形成具有双掺杂结构的浮栅层，所述第一型离子与所述第二型离子反型。可选的，所述干法刻蚀的气体为CH2F2、O2和HBr的混合气体，所述CH2F2的流量为2 50sccm,所述O2的流量为2 IOOsccm,所述HBr的流量为10 lOOsccm。可选的，所述干法刻蚀后的第一光刻胶的图形的尺寸为所述干法刻蚀前的第一光刻胶的图形的尺寸的45 65%。可选的，所述双掺杂结构为PNP结构。可选的，所述第一型离子为N型，所述第二型离子为P型。可选的，所述N型离子为磷，注入剂量为I. 0E14 9. 9E 20/cm3，能量为5 40keVo可选的，所述P型离子注入的剂量为所述N型离子注入剂量的10 100倍，能量为 8 18keV。可选的，以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入的方式为垂直注入。可选的，所述第一型离子的浮栅层的形成方法为采用原位掺杂形成掺有第一型离子的浮栅层。为解决上述问题，本发明还提供一种闪存单元的形成方法，包括上述浮栅的形成方法，还包括在形成具有双掺杂结构的浮栅层后，去除所述干法刻蚀后的第一光刻胶并对所述衬底进行退火；在所述双掺杂结构的浮栅层上依次形成介质层和控制栅层；刻蚀所述控制栅层、介质层和浮栅层至露出所述衬底。可选的，所述刻蚀所述控制栅层、介质层和浮栅层至露出所述衬底包括在所述控制栅层上依次形成硬掩膜层及图形化的第二光刻胶；以所述图形化的第二光刻胶为掩膜刻蚀所述硬掩膜层、控制栅层、介质层和浮栅层至露出所述衬底；去除所述图形化的第二光刻胶和硬掩膜层。可选的，所述浮栅层、控制栅层的材料为多晶硅或无定形硅。可选的，所述退火的温度为700-1200°C。与现有技术相比，上述技术方案具有以下优点通过对所述图形化的第一光刻胶进行干法刻蚀，一方面精确地控制了所要形成的闪存单元的CD，可以形成所需的具有小的CD的闪存单元，另一方面由于干法刻蚀后的第一光刻胶的图形的尺寸小于干法刻蚀前的第一光刻胶的图形的尺寸，因此增大了后续进行第二型离子注入时第二型离子的扩散区域，故无需再通过热处理工艺来使得第二型离子扩散，降低了制造闪存单元的成本。通过先形成浮栅层，对其进行原位掺杂第一型离子然后形成图形化的第一光刻胶，干法刻蚀所述图形化的第一光刻胶，再以干法刻蚀后的第一光刻胶为掩膜进行第二型离子注入形成双掺杂结构的浮栅，以包括所述双掺杂结构的浮栅所形成的闪存单元具有较小的CD，且所述闪存单元编程效率高，数据保持能力强。
图I是本发明实施方式的闪存单元浮栅的形成方法流程图；图2是本发明实施方式的闪存单元形成方法流程图；图3至图12是本发明实施例闪存单元的形成方法的剖面结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不 同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。请参见图1，图I为本发明实施方式的闪存单元浮栅的形成方法流程图，包括如下步骤SlOl :提供衬底，在所述衬底上形成掺有第一型离子的浮栅层；S102 :在所述掺有第一型离子的浮栅层上形成图形化的第一光刻胶；S103:干法刻蚀所述图形化的第一光刻胶，所述干法刻蚀后的第一光刻胶的图形的尺寸小于所述干法刻蚀前的第一光刻胶的图形的尺寸；S104 以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入形成具有双掺杂结构的浮栅层，所述第一型离子与所述第二型离子反型。请参见图2，图2为本发明实施方式的闪存单元的形成方法流程图，包括如下步骤SlOl :提供衬底，在所述衬底上形成掺有第一型离子的浮栅层。S102 :在所述掺有第一型离子的浮栅层上形成图形化的第一光刻胶。S103:干法刻蚀所述图形化的第一光刻胶，所述干法刻蚀后的第一光刻胶的图形的尺寸小于所述干法刻蚀前的第一光刻胶的图形的尺寸。S104 以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入形成具有双掺杂结构的浮栅层，所述第一型离子与所述第二型离子反型。S105:在形成具有双掺杂结构的浮栅层后，去除所述干法刻蚀后的第一光刻胶的图形并对所述衬底进行退火。S106 :在所述双掺杂结构的浮栅层上依次形成介质层和控制栅层。S107 :刻蚀所述控制栅层、介质层和浮栅层至露出所述衬底。为了能够更好的说明本发明的技术方案，以下通过对闪存单元的形成过程来对本发明的闪存单元浮栅的形成方法及闪存单元的形成方法进行详细的说明。本实施例中以第一型离子为N型离子，第二型离子为P型离子，形成PNP结构为例进行说明，在其他实施例中所述第一型离子也可以为P型离子、第二型离子可以为N型离子。图3至图12示出了本实施例闪存单元的形成方法的剖面结构示意图，下面结合图2以及图3 图12对本发明的实施例进行详细说明。结合图2和图3 图4，执行步骤SlOl :提供衬底100，在所述衬底100上形成掺有第一型离子的浮栅层102。本实施例中，所述衬底100的材料可以是单晶硅、多晶硅或非晶硅，也可以是硅、锗、砷化镓或硅锗化合物还可以是其它半导体材料。所述衬底100内可以具有互连层、介质层或STI (图中未示出)，所述衬底100可以为表面形成有隧穿氧化层101的衬底。本实施例中所述隧穿氧化层101为氧化硅。所述隧穿氧化层101的形成方式可以为化学气相沉积、热氧化法等。本实施例中采用化学气相沉积，形成所述隧穿氧化层101的工艺气体中包括含硅气体和含氧气体，所述含硅气体为SiH2Cl2或SiH2，所述含氧气体为N2O0受真空条件的限制，工艺气体中还包括N2。 具体地，形成所述隧穿氧化层101的工艺参数可以为含硅气体和含氧气体的流量为0. 01-0. I标准毫升/分钟(sccm)，N2流量为5-50标准升/分钟(slm)，温度为800-1100°C，压强为400-760托(Torr)，形成所述隧穿氧化层101的厚度为90-100埃。在所述隧穿氧化层101上形成掺有N型离子的浮栅层102。所述掺有N型离子浮栅层102的形成方式既可以采用先沉积浮栅层再进行N型离子注入的方式，也可以采用一边沉积浮栅层一边通入含N型离子气体的方式，所述N型离子可以为磷、砷等。所述浮栅层102的材料可以为无定形硅、多晶硅。具体地，本实施例中所述浮栅层的材料为无定形硅，掺杂离子为磷离子，所述浮栅层通过低压化学气相沉积(LPCVD, Low Pressure ChemicalVapourDeposition)形成,然后再通过离子注入的方式原位掺杂磷离子。本实施例中通过LPCVD形成浮栅层工艺参数可以为硅烷(SiH4)气体的流量为200-400sccm，氮气(N2)的流量为 10_70sccm，温度为 500-600°C，压强为 0. 2-0. 3Torr，形成所述浮栅层的厚度为500 1500埃。然后注入磷离子，注入剂量为I. 0E14 9. 9E 20/cm3，能量为5-40keV，形成掺有磷离子的浮栅层102。结合图2和图5，执行步骤S102 :在所述掺有第一型离子的浮栅层102上形成图形化的第一光刻胶104a。本实施例中在形成所述图形化的第一光刻胶104a之前，还包括在所述掺有磷离子的浮栅层102上先形成底部抗反射层103，所述底部抗反射层103的材料为SiN，形成方式为LPCVD。然后在底部抗反射层103上旋涂第一光刻胶(图中未不出)，对所述第一光刻胶曝光显影后，形成图形化的第一光刻胶104a。所述图形化的第一光刻胶104a的尺寸为Dl0结合图2和图6，执行步骤S103 :干法刻蚀所述图形化的第一光刻胶104a，所述干法刻蚀后的第一光刻胶的图形104b的尺寸D2小于所述干法刻蚀前的第一光刻胶的图形104a的尺寸D1。通过干法刻蚀缩小了第一光刻胶的图形的尺寸(如宽度、长度、厚度)。结合图5和图6，经过步骤S103的干法刻蚀后，第一光刻胶的图形所构成的图案基本没有改变，干法刻蚀缩小了图形的宽度。本实施例中，所述干法刻蚀采用在射频功率(RF power)为10 1000W的条件下通入二氟甲烧(CH2F2)、氧气(O2)和溴化氢(HBr)的混合气体对图形化的第一光刻胶104a及底部抗反射层103进行干法刻蚀，其中CH2F2的流量为2 50SCCm，O2的流量为2 lOOsccm, HBr的流量为10 lOOsccm。也即通过干法刻蚀的方式来减小所述第一光刻胶的图形104a的尺寸Dl。而且，通过干法刻蚀，没有位于所述图形化的第一光刻胶104a之下的底部抗反射层103也被去除。本实施例中，由于采用了干法刻蚀所述图形化的第一光刻胶104a，故可以精确地控制所要形成的闪存单元的CD，可以形成所需的具有小的CD的闪存单元。而且由于干法刻蚀后的第一光刻胶的图形104b的尺寸D2小于干法刻蚀前的第一光刻胶的图形104a的尺寸D1，因此增大了在后续进行P型离子注入时P型离子的扩散区域，使得后续工艺中可以不用再通过热处理工艺来使得P型离子扩散，降低了制造闪存单元的成本。此外，需要说明的是干法刻蚀后的第一光刻胶的图形104b的厚度应满足可以防 止后续对所述掺有N型杂质离子的浮栅层102进行P型离子注入时击穿所述刻蚀后的第一光刻胶的图形104b。而且，干法刻蚀后的第一光刻胶的图形104b的尺寸D2也不能过小，否则会导致无法形成PNP的双掺杂浮栅结构。本实施例中，所述干法刻蚀前的第一光刻胶的图形104a的尺寸Dl为最终形成的闪存单元的沟道长度，而干法刻蚀后的第一光刻胶的图形104b的特征尺寸D2为最终形成的闪存单元的沟道长度的45-65%，最终形成的闪存单元的沟道长度则是由实际的工艺来决定。结合图2和图7，执行步骤S104 :以所述干法刻蚀后的第一光刻胶104b为掩膜对所述掺有第一型离子的浮栅层102进行第二型离子注入形成具有双掺杂结构的浮栅层，所述第一型离子与所述第二型离子反型。本实施例中，以所述干法刻蚀后的第一光刻胶104b为掩膜对所述掺有磷离子的浮栅层102进行P型离子注入，形成PNP结构的双掺杂浮栅。所述P型离子可以为硼、铟等离子。本实施例中采用硼离子。具体地，采用垂直注入的方式注入所述硼离子，注入硼离子的剂量可以为对所述浮栅层进行磷离子注入时的注入剂量的10 100倍，注入能量可以为8-18keV。此外，需要说明的是本实施例中仅给出了注入P型离子为硼时其注入剂量为注入离子为磷时的注入剂量的10 100倍,而在其他实施例中注入P型尚子的剂量也可以为注入N型尚子剂量的10 100倍。且对于注入第一型离子为P型离子，第二型离子为N型离子而言，其N型尚子的注入剂量也可以为P型尚子注入剂量的10 100倍。至此，通过上述的步骤SlOl S104，既可以形成具有双掺杂结构的浮栅层，本实施例中为PNP结构的浮栅层。以下，对形成有上述双掺杂结构浮栅的闪存单元的形成方法进行相应的说明。结合图2、图7和图8，执行步骤S105 :在形成具有双掺杂结构的浮栅层105后，去除所述干法刻蚀后的第一光刻胶104b，并对所述衬底100进行退火。本实施例中，先用灰化法去除所述干法刻蚀后的第一光刻胶104b，再通过湿法刻蚀去除灰化后的光刻胶残渣，及位于所述干法刻蚀后的第一光刻胶104b之下的底部抗反射层103。为了激活晶格中的掺杂离子，对所述衬底100进行退火，所述退火温度为700-1200C，退火时间为5 120s。结合图2和图9，执行步骤S106 :在所述双掺杂结构的浮栅层105上依次形成介质层106和控制栅层107。请参见图9，在所述PNP结构的浮栅层105上依次形成介质层106和控制栅层107。本实施例中所述介质层106为ONO三层结构，即氧化硅-氮化硅-氧化硅。以其作为绝缘层，有漏电小、低缺陷的优点。氧化硅的沉积方法可以为化学气相沉积(CVD chemical vapordeposition)、等离子体增强型化学气相淀积(PECVD :plasma enhanced chemical vapordeposition)工艺等,氮化娃的淀积方法可以为等离子体增强型化学气相淀积(PECVD)、LPCVD等工艺。本实施例中氧化硅采用采用CVD，氮化硅采用LPCVD。在所述介质层106上沉积控制栅层107，本实施例中所述控制栅层107采用LPCVD形成，材料为多晶硅。此外，在沉积所述控制栅层107后还需要对其进行N型或P型的掺杂，以减小浮栅电阻。结合图2和图11，执行步骤S107 :刻蚀所述控制栅层107、介质层106和浮栅层105至露出所述衬底100。本实施例中，所述刻蚀为干法刻蚀，可以采用等离子体刻蚀或反应离子刻蚀(RIE)方法。所述刻蚀所述控制栅层107、介质层106和浮栅层105至露出所述衬底100具体包 括首先请参见图10，在所述控制栅层107上依次形成硬掩膜层108及图形化的第二光刻胶109a。所述硬掩膜层108的形成方法为CVD，所述硬掩膜层108的材料为SiN，此夕卜，采用CVD沉积所述硬掩膜层108时的温度也有助于上述注入到掺有N型离子的浮栅层102中P型离子的扩散。请仍然参见图9，所述图形化的第二光刻胶109a的形成方法为在所述硬掩膜层108上形成第二光刻胶109，对所述第二光刻胶109曝光显影以形成图形化的第二光刻胶109ao然后，请参见图11，以所述图形化的第二光刻胶109a为掩膜刻蚀所述硬掩膜层108、控制栅层107、介质层106和浮栅层105至露出所述衬底100。本实施例中，由于所述衬底100还包括隧穿氧化层101，故可以以图形化的第二光刻胶109a为掩膜刻蚀所述硬掩膜层108、控制栅层107、介质层106、PNP结构的浮栅层105至露出隧穿氧化层101，未被刻蚀的隧穿氧化层101还可以用于形成其他的半导体器件。而在其他实施例中，也可以刻蚀去除所述隧穿氧化层101。最后，请参见图12，去除所述图形化的第二光刻胶109a和硬掩膜层108。本实施例中所述图形化的第二光刻胶109a仍采用先灰化法去除，然后再采用湿法刻蚀去除光刻胶残渣及硬掩膜层108。此外，在形成如图12中的叠层结构后，后续还包括形成侧墙和在侧墙两侧进行源漏注入的工艺以形成闪存单元，此为现有技术，故在此不再赘述。综上所述，本发明实施例所提供的闪存单元浮栅的形成方法，由于所述双掺杂结构的浮栅中P区和N区的载流子浓度不相同，形成P-N结，在P-N结处接触电势差使电子产生附加静电势能，P区电子能量大于N区电子能量，阻挡N区电子向P区移动导致所述浮栅结构沿横向方向所形成的能带发生弯曲，即掺有P型离子区域的能带高，掺有N型离子区域的能带低，形成了两边能带高中间能带低的能带图，电子被存储在能带低的能谷中。因此不容易通过源端或者漏端的隧穿氧化层中的泄漏通道而丢失，提高了闪存单元的编程效率和数据的保持能力。本发明实施例通过采用干法刻蚀图形化的第一光刻胶，精确地控制了所要形成的闪存单元的CD，形成了所需的具有较小的CD的闪存单元。而且由于干法刻蚀后的第一光刻胶的图形的尺寸小于干法刻蚀前的第一光刻胶的图形的尺寸，因此增大了后续进行第二型离子注入时第二型离子的扩散区域，无需再通过热处理工艺来使得第二型离子扩散，降低了制造闪存单元的成本。通过先形成具有N型离子掺杂的浮栅层，然后形成图形化的第一光刻胶，对所述图形化的第一光刻胶采用干法刻蚀，以所述干法刻蚀后的第一光刻胶为掩膜进行P型离子注入形成了双掺杂结构的浮栅，具有所述双掺杂结构的浮栅的闪存单元具有较小的CD，且成本低。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变 化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种闪存単元浮栅的形成方法，其特征在于，包括如下步骤 提供衬底，在所述衬底上形成掺有第一型离子的浮栅层； 在所述掺有第一型离子的浮栅层上形成图形化的第一光刻胶； 干法刻蚀所述图形化的第一光刻胶，所述干法刻蚀后的第一光刻胶的图形的尺寸小于所述干法刻蚀前的第一光刻胶的图形的尺寸； 以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入形成具有双掺杂结构的浮栅层，所述第一型离子与所述第二型离子反型。
2.如权利要求I所述的闪存单元浮栅的形成方法，其特征在于，所述干法刻蚀的气体为CH2F2, O2和HBr的混合气体，所述CH2F2的流量为2 50sCCm，所述O2的流量为2 IOOsccm,所述HBr的流量为10 lOOsccm。
3.如权利要求I所述的闪存单元浮栅的形成方法，其特征在于，所述干法刻蚀后的第一光刻胶的图形的尺寸为所述干法刻蚀前的第一光刻胶的图形的尺寸的45 65%。
4.如权利要求I所述的闪存单元浮栅的形成方法，其特征在于，所述双掺杂结构为PNP结构。
5.如权利要求4所述的闪存单元浮栅的形成方法，其特征在干，所述第一型离子为N型，所述第二型离子为P型。
6.如权利要求5所述的闪存单元浮栅的形成方法，其特征在于，所述N型离子为磷，注入剂量为I. 0E14 9. 9E 20/cm3,能量为5 40keV。
7.如权利要求5所述的闪存单元浮栅的形成方法，其特征在于，所述P型离子注入的剂量为所述N型离子注入剂量的10 100倍，能量为8 18keV。
8.如权利要求I所述的闪存单元浮栅的形成方法，其特征在干，以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入的方式为垂直注入。
9.如权利要求I所述的闪存单元浮栅的形成方法，其特征在于，所述第一型离子的浮栅层的形成方法为采用原位掺杂形成掺有第一型离子的浮栅层。
10.一种闪存単元的形成方法，其特征在于，包括权利要求I至9任一项浮栅的形成方法，还包括 在形成具有双掺杂结构的浮栅层后，去除所述干法刻蚀后的第一光刻胶并对所述衬底进行退火； 在所述双掺杂结构的浮栅层上依次形成介质层和控制栅层； 刻蚀所述控制栅层、介质层和浮栅层至露出所述衬底。
11.如权利要求10所述的闪存单元的形成方法，其特征在于，所述刻蚀所述控制栅层、介质层和浮栅层至露出所述衬底包括 在所述控制栅层上依次形成硬掩膜层及图形化的第二光刻胶； 以所述图形化的第二光刻胶为掩膜刻蚀所述硬掩膜层、控制栅层、介质层和浮栅层至露出所述衬底； 去除所述图形化的第二光刻胶和硬掩膜层。
12.如权利要求10所述的闪存单元的形成方法，其特征在于，所述浮栅层、控制栅层的材料为多晶娃或无定形娃。
13.如权利要求10所述的闪存单元的形成方法，其特征在于，所述退火的温度为700-1200°C。
全文摘要
一种闪存单元及其浮栅的形成方法，所述闪存单元浮栅的形成方法包括如下步骤提供衬底，在所述衬底上形成掺有第一型离子的浮栅层；在所述掺有第一型离子的浮栅层上形成图形化的第一光刻胶；干法刻蚀所述图形化的第一光刻胶，所述干法刻蚀后的第一光刻胶的图形的尺寸小于所述干法刻蚀前的第一光刻胶的图形的尺寸；以所述干法刻蚀后的第一光刻胶为掩膜对所述掺有第一型离子的浮栅层进行第二型离子注入形成具有双掺杂结构的浮栅层，所述第一型离子与所述第二型离子反型。所述闪存单元浮栅及闪存单元的形成方法，可以形成关键尺寸小且具有双掺杂浮栅结构的闪存单元，且所述闪存单元编程效率高，数据保持能力强，工艺成本低。
文档编号H01L21/265GK102693905SQ201110069308
公开日2012年9月26日 申请日期2011年3月22日 优先权日2011年3月22日
发明者曾贤成, 李绍彬 申请人:中芯国际集成电路制造(上海)有限公司