专利名称：利用栅多晶硅提高晶体管载流子迁移率的方法
技术领域：
本发明一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本发明涉及一种利用栅多晶硅提高晶体管载流子迁移率的方法。
背景技术：
随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上。在一些特殊的芯片类型上，如互补金属氧化物
Complementary Metal-Oxide-Semiconductor) 牛。通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。载流子的迁移率所受到的应力层影响在当前的半导体器件的应力领域已经有所披露，对P型MOS (PMOS)器件而言，如果在PMOS器件的沟道方向上施加压应力，则会对 PMOS器件中的空穴迁移率有较大的提高。图1是一个P型的金属氧化物半导体场效应晶体管100的结构示意图，构成晶体管100栅极101的材料一般为栅多晶硅，栅极101四周设置有侧墙隔离层106，栅氧化物层105将栅极101与沟道区104及绝缘隔离，如果在沟道区 104施加沿沟道方向的压应力，则PMOS器件100的空穴迁移率有所提高，这一结果是我们所期望的。因此，在使整个生成器件的制备保持不复杂化的前提下，利用应力工程来改善半导体器件的性能是我们所面临的一个问题，尤其是利用应力因素以施加PMOS器件的沟道方向上的压应力，来提高PMOS器件中的空穴迁移率，本申请正是基于改变构成晶体管栅极的栅多晶硅沉积方式及最终结构来获取这一压应力。
发明内容
鉴于上述问题，本发明提供一种利用栅多晶硅提高晶体管载流子迁移率的方法， 包括以下步骤沉积不同层次的多层多晶硅层以构成一半导体器件所包含的第一导电类型的晶体管的栅极，并且，在沉积多晶硅层的过程中，所沉积的任意一层多晶硅层的多晶硅晶粒大小与多层多晶硅层中其他多晶硅层的多晶硅晶粒大小均不相同，用以形成栅极的不同层次多晶硅层之间的多晶硅晶粒大小的梯度。上述的方法，利用快速热化学气相沉积法以沉积不同层次的多层多晶硅层，并且在沉积的多层多晶硅层的过程中，所沉积的自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小。上述的方法，在生成不同层次的多层多晶硅层以构成第一导电类型的晶体管的栅极之后，还形成有环绕在所述栅极侧壁的侧墙隔离层。上述的方法，在沉积多晶硅晶粒大小自下而上依次由大到小的多层多晶硅层过程
3中，通过改变沉积工艺条件以形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度。上述的方法，于沉积晶粒较大的多晶硅层之后，沉积晶粒较小的多晶硅层时的反应温度低于沉积晶粒较大的多晶硅层时的反应温度，并且在沉积晶粒较小的多晶硅层的工艺过程中通入氢气。上述的方法，所述第一导电类型的晶体管为P型的金属氧化物半导体场效应管， 所述半导体器件还进一步包含多个N型的金属氧化物半导体场效应管的第二导电类型的晶体管，并且该半导体器件为互补金属氧化物半导体器件。另外，本发明还提供一种利用栅多晶硅提高晶体管载流子迁移率的半导体器件， 包括
多个第一导电类型的晶体管以及第一导电类型的晶体管所包含的栅极；其中，所述栅极由不同层次的多层多晶硅层构成，并且所述多层多晶硅层中任意一层多晶硅层的多晶硅晶粒大小与其他多晶硅层的多晶硅晶粒大小均不相同，以形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度。上述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，在所述栅极所包含的多层多晶硅层中，自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小。上述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，所述半导体器件进一步包含一种第二导电类型的晶体管，且第一导电类型的晶体管为P型的金属氧化物半导体场效应管，第二导电类型的晶体管为N型的金属氧化物半导体场效应管，并且该半导体器件为互补金属氧化物半导体器件。上述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，不同层次的多晶硅层之间的多晶硅晶粒大小的梯度形成栅极内部的张应力并传递至第一导电类型的晶体管的沟道区，以形成第一导电类型的晶体管沟道区沿沟道方向的压应力。本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。图1是背景技术中P型金属氧化物半导体器件的结构示意图。图2是NMOS器件、PMOS器件构成CMOS器件的示意图。图3是栅多晶硅的张应力传递至PMOS器件沟道区形成沟道方向压应力的示意图。图4A-4K是形成构成晶体管栅极的栅多晶硅沉积方式及最终结构的流程示意图。
具体实施例方式参见图2所示，在互补金属氧化物半导体器件200中，NMOS器件和PMOS器件共同形成在硅衬底上的外延层中，其中，NMOS器件的有源区如源区212、漏区213与PMOS器件的有源区如源区222、漏区223通过有源区周围的浅沟槽隔离结构(STI，Shallow trench isolation) 230进行隔离。NMOS器件的栅氧化物层215位于栅极211与沟道区214之间，PMOS器件的栅氧化物层225位于栅极221沟道区2M之间，并且NMOS器件的栅极211、PM0S 器件的栅极221的侧壁上还环绕有例如没有掺杂的Si02等材料的侧墙隔离层(Spacer) 234。其中，栅极211、栅极221各自均分别覆盖有导电层235，并分别通过导电层235与外部电连接；并且源区212、漏区213以及源区222、漏区223均分别通过导电层232结构与互连通孔233内部填充的金属电性接触，导电层232用于将NMOS器件和PMOS器件的源区 212、漏区213以及源区222、漏区223分别电性导出，导电层232、235可选择先沉积镍层再进行快速热合金处理而形成NiSi。并且，覆盖CMOS器件并起到绝缘和物理保护作用的介电层231 —般采用磷硅玻璃(PSG)，互连通孔233位于介电层231中，互连通孔233内部的典型填充物一般为钨。图3中，是采用65纳米的CMOS工艺制备互补金属氧化物半导体器件300，CMOS器件300较于图2中CMOS器件200而言，除了 CMOS器件300中PMOS器件的栅极221’与CMOS 器件200的PMOS器件的栅极221在结构上有所区别以外，二者并无其他的差异。在一种优选实施方式中，PMOS器件的栅极221’由两层多晶硅层构成，包括沉积在栅氧化物层225上的多晶硅层221a以及沉积在多晶硅层221a上的另一多晶硅层221b，导电层235与多晶硅层221b接触。其中，多晶硅层221a的多晶硅晶粒大小大于多晶硅层221b的多晶硅晶粒大小，以形成栅极221’的不同层次的多晶硅层221a与多晶硅层221b之间的多晶硅晶粒大小的梯度，也即在栅极221’中，自下而上的多晶硅层221a与多晶硅层221b的各自多晶硅晶粒大小依次由大到小。其实，PMOS器件的栅极221’可以并不只限制于两层多晶硅层，还可以由多层多晶硅组成(未示出)，例如在图3中的多晶硅层221b上继续沉积多晶硅颗粒大小小于多晶硅层221b的多晶硅颗粒大小的多晶硅层，并保持栅极221’中最上方的多晶硅层与导电层235接触。在另外的实施方式中，如果PMOS器件的栅极由不同层次的多层多晶硅层构成，为了形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度，多层多晶硅层中任意一层多晶硅层的多晶硅晶粒大小与其他多晶硅层的多晶硅晶粒大小均不相同，进一步而言， 不同层次的多晶硅层的多晶硅晶粒大小自下而上依次由大到小，这就意味着任意一层多晶硅层的多晶硅晶粒大小总比位于该任意一层多晶硅层下方的一层多晶硅层的多晶硅晶粒大小要小一些。简言之，就是自下而上的多层多晶硅层中，下方的多晶硅层的多晶硅晶粒大小要大于其上方的一层多晶硅层的多晶硅晶粒大小。如图3所示，由于栅极221’是由不同层次的多晶硅层构成，多晶硅层221a与多晶硅层221b之间的多晶硅晶粒大小的梯度形成栅极221’内部的张应力，该张应力平行于区沟道224的沟道方向，并传递至PMOS器件的沟道区224，从而形成了 PMOS器件沟道区2 沿沟道方向的压应力，该压应力有助于提高沟道区224空穴的迁移率。为了获得如图3所示结构的半导体器件，图4A-4K的制备流程展示了实现该结构的一种优选实施方法。图4A中，在P型硅片衬底401上生长有P型外延层402，并在外延层 402中形成有N型阱403，在N型阱403与其他类型阱如P型阱的接触面附近形成有浅沟槽隔离结构404，在N型阱403中形成有掺杂物调整性的掺杂层405，在掺杂层405上方覆盖有栅氧化物层406。如图4B所示，先在栅氧化物层406、浅沟槽隔离结构404上方沉积一层多晶硅层407，并进一步在多晶硅层407上沉积另一多晶硅层408，如图4C所示。需要强调的是，在沉积多晶硅层407、408的过程中，由于多晶硅层407、408后期用于形成晶体管的栅极，所以所沉积的任意一层多晶硅层(如多晶硅层407)的多晶硅晶粒大小与多层多晶硅层中其他多晶硅层(如多晶硅层408)的多晶硅晶粒大小均不相同，以形成栅极所包含的不同层次多晶硅层之间(如多晶硅层407与多晶硅层408之间)的多晶硅晶粒大小的梯度。并且， 自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小，如自下而上的多晶硅层 407至多晶硅层408，多晶硅层407的多晶硅晶粒大小是大于多晶硅层408的多晶硅晶粒大小的。如果再在多晶硅层408沉积另一层多晶硅(未示出)，则另一层多晶硅的多晶硅晶粒大小要比多晶硅层408的多晶硅晶粒大小要小，多晶硅层的层次可以不受限制的进行沉积。为了实现自下而上的多层多晶硅层中，下方的多晶硅层的多晶硅晶粒大小大于其上方一层多晶硅层的多晶硅晶粒大小，可以利用快速热化学气相沉积法(Rapid Thermal Chemical Vapor D印osition)来沉积多晶硅层407、408甚至更多层的多晶硅层。并且可以通过改变沉积反应温度和改变通入气体类型来改变多晶硅晶粒的大小。例如，首选采用较高反应温度来沉积多晶硅层407，以保持多晶硅层407的多晶硅晶粒较大；之后，降低沉积反应温度，同时通入一定量的氢气到沉积环境中，来沉积多晶硅层408，以保持多晶硅层 408的多晶硅晶粒大小小于多晶硅层407的多晶硅晶粒的大小。在一个栅极包含二层多晶硅层的结构中，例如图4B-4C，可以选择反应温度为730°的条件下沉积多晶硅层407，再用反应温度为690°的并通入氢气在沉积环境中来沉积多晶硅层408，从而形成包含多层多晶硅层的栅极内部的多晶硅层的晶粒自下而上越来越小的梯度。在图4D中，以一层光刻胶409覆盖最上方的一层多晶硅层408，然后对多晶硅层 407,408进行刻蚀。图4D-4E中，光刻胶409进行曝光显影完成图案化之后，仅仅保留源于光刻胶409的掩模409’部分，然后对多晶硅层407、408进行刻蚀。如图4F所示，掩模409’ 的作用在于仅保留位于栅氧化物层406上方的部分多晶硅，例如图4F中的位于栅氧化物层 409上方的经刻蚀多晶硅层407、408所获得的多晶硅层407’ ,408'，多晶硅层407’ ,408'堆叠构成栅极410，之后移除掩模409’。如图4G-4I所示，经过上述步骤后，实施余下的步骤以完成CMOS器件的制作，CMOS 器件制作的过程在当前有多种方案已为本领域的技术人员所熟知，例如沉积没有掺杂的 Si02等材料的隔离层411覆盖栅氧化物层406、浅沟槽隔离结构404及栅极410，之后再刻蚀掉多余的隔离层411仅仅保留环绕栅极410侧壁的侧墙隔离层411’ ；然后进行源区 41 、漏区412b的掺杂推进，并对栅氧化物层406进行刻蚀仅保留栅氧化物层406’部分， 并将源区412a、漏区412b予以暴露等，都属于已知技术，因此不再赘述。图4J-4K中，沉积一层金属镍413覆盖源区412a、漏区412b、浅沟槽隔离结构404及栅极410，再进行快速热合金(Rapid thermal alloy)工艺形成与栅极410接触的导电层413c，以及分别与源区 41加、漏区412b接触的导电层413a、413b，导电层413a、413b ,413c均属于镍硅合金，之后将除导电层413a、413b ,413c之外其他的金属镍剥离移除。图4K示出的CMOS器件与图3结构完全一样。在N型阱403中形成有PMOS器件的源区412a、漏区412b ;PM0S器件的栅氧化物层406’位于栅极410与其沟道区之间。其中，刻蚀栅氧化物层406形成PMOS器件的栅氧化物层406’，并且PMOS器件的栅极410由两层多晶硅层构成，包括沉积在栅氧化物层406’上的多晶硅层407’以及沉积在多晶硅层 407'上的另一多晶硅层408’(参考图4F)，导电层413c与多晶硅层408’接触。其中，多晶硅层407’的多晶硅晶粒大小大于多晶硅层408’的多晶硅晶粒大小，形成了栅极410的不同层次的多晶硅层407’与408’之间的多晶硅晶粒大小的梯度，自下而上的多晶硅层407’ 与多晶硅层408’的各自多晶硅晶粒大小依次由大到小。PMOS器件的栅极410可以并不只限制于两层多晶硅层，还可以由多层多晶硅组成沬示出)，在图4A-4C的过程中沉积更多的多晶硅可以实现获得最终的栅极410具有更多层次的多晶硅层。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，例如，本案是以 CMOS器件进行阐述，基于本发明精神，芯片还可作其他类型的转换；另外，本案是一两层多晶硅层构成的栅极进行说明叙述的，实质上栅极的多晶硅层次可以不受限制。因此，尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。 因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.一种利用栅多晶硅提高晶体管载流子迁移率的方法，其特征在于，包括以下步骤沉积不同层次的多层多晶硅层以构成一半导体器件所包含的第一导电类型的晶体管的栅极，并且，在沉积多晶硅层的过程中，所沉积的任意一层多晶硅层的多晶硅晶粒大小与多层多晶硅层中其他多晶硅层的多晶硅晶粒大小均不相同，用以形成栅极所包含的不同层次多晶硅层之间的多晶硅晶粒大小的梯度。
2.如权利要求1所述的方法，其特征在于，利用快速热化学气相沉积法以沉积不同层次的多层多晶硅层，并且在沉积的多层多晶硅层中，自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小。
3.如权利要求1所述的方法，其特征在于，在生成不同层次的多层多晶硅层以构成第一导电类型的晶体管的栅极之后，还形成有环绕在所述栅极侧壁的侧墙隔离层。
4.如权利要求2所述的方法，其特征在于，在沉积所述多晶硅晶粒大小自下而上依次由大到小的多层多晶硅层过程中，通过改变沉积反应温度和通入气体类型以形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度。
5.如权利要求4所述的方法，其特征在于，于沉积晶粒较大的多晶硅层之后，沉积晶粒较小的多晶硅层时的反应温度低于沉积晶粒较大的多晶硅层时的反应温度，并且在沉积晶粒较小的多晶硅层的工艺过程中通入氢气。
6.如权利要求1所述的方法，其特征在于，所述第一导电类型的晶体管为P型的金属氧化物半导体场效应管，所述半导体器件还进一步包含多个N型的金属氧化物半导体场效应管的第二导电类型的晶体管，并且该半导体器件为互补金属氧化物半导体器件。
7.一种利用栅多晶硅提高晶体管载流子迁移率的半导体器件，其特征在于，包括多个第一导电类型的晶体管以及第一导电类型的晶体管所包含的栅极；其中，所述栅极由不同层次的多层多晶硅层构成，并且所述多层多晶硅层中任意一层多晶硅层的多晶硅晶粒大小与其他多晶硅层的多晶硅晶粒大小均不相同，以形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度。
8.如权利要求7所述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，其特征在于，在所述栅极所包含的多层多晶硅层中，自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小。
9.如权利要求8所述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，其特征在于，所述半导体器件进一步包含一种第二导电类型的晶体管，且第一导电类型的晶体管为P型的金属氧化物半导体场效应管，第二导电类型的晶体管为N型的金属氧化物半导体场效应管，并且该半导体器件为互补金属氧化物半导体器件。
10.如权利要求8所述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，其特征在于，不同层次的多晶硅层之间的多晶硅晶粒大小的梯度形成栅极内部的张应力并传递至第一导电类型的晶体管的沟道区，以形成第一导电类型的晶体管沟道区沿沟道方向的压应力。
全文摘要
本发明一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本发明涉及一种利用栅多晶硅提高晶体管载流子迁移率的方法。CMOS器件中的PMOS器件的栅极由多晶硅晶粒大小不同的多层多晶硅层构成，并且PMOS器件栅极中任意一层多晶硅层的多晶硅晶粒大小比位于该任意一层多晶硅层下方的一层多晶硅层的多晶硅晶粒大小要小一些，由多层多晶硅层构成的栅极的内部的张应力传递至PMOS器件的沟道区，从而形成了PMOS器件沟道区沿沟道方向的压应力，该压应力有助于提高PMOS器件沟道区空穴的迁移率。
文档编号H01L29/78GK102412130SQ201110078448
公开日2012年4月11日 申请日期2011年3月30日 优先权日2011年3月30日
发明者俞柳江, 邓建宁 申请人:上海华力微电子有限公司