制造具有掩埋位线的半导体器件的方法

专利名称：制造具有掩埋位线的半导体器件的方法
技术领域：
本发明的示例性实施例涉及一种制造半导体器件的方法，具体而言，涉及一种制造具有掩埋位线的半导体器件的方法。
背景技术：
随着动态随机存取存储(DRAM)器件集成度的增加，2维QD)结构达到极限。因此，正在开发具有垂直栅(Vertical Gate, VG)的3维(3D) DRAM，其在下文称为VG DRAM。具有垂直栅的3D DRAM可以包括有源区，所述有源区中的每个都是由本体(body) 和形成在本体之上的柱(pillar)形成；掩埋位线BBL;以及垂直栅VG。相邻有源区的本体彼此被沟槽分隔开，并且掩埋位线BBL被形成在构槽中。每个掩埋位线BBL与每个有源区的侧壁电连接。每个垂直栅VG被形成在掩埋位线BBL之上的柱的侧壁上，并且源和漏被形成在柱中。垂直栅VG用在形成源与漏之间的垂直沟道。为了驱动掩埋位线中的单元，可以使用一侧接触(One-Side-Contact，0SC)工艺。 一侧接触工艺也可以称为单侧接触(Single-Side-ContactSSC)。一侧接触工艺是在有源区中形成接触同时使有源区与相邻有源区绝缘的工艺。因为在具有垂直栅结构的3维DRAM中位线具有掩埋结构，所以掩埋位线BBL的面积受到限制。因此，可以使用金属层形成具有低位线电阻的掩埋位线BBL。为了将金属层填充到深沟槽中而不产生空隙，可以使用化学气相沉积(Chemical Vapor Deposition, CVD) ΧΧ^Ι^ ΜΚ (Atomic Layer Deposition, ALD)工"2。掩埋位线BBL可以由氮化钛(TiN)层和钨(W)层形成。通过CVD工艺沉积氮化钛 (TiN)层和钨(W)层。在此，当减少掩埋位线BBL的线宽度时，可能发生电阻剧烈增加，因为掩埋位线 BBL中的钨(W)所占据的面积被降低而氮化钛(TiN)层的厚度保持相同。因为CVD工艺导致钨层的粗糙表面，所以可能产生空隙及裂缝。当执行后续回蚀工艺以获得期望位线高度时，掩埋位线BBL可能不合要求地被切断或被刺穿至下衬底，并因此可能产生有缺陷的半导体器件产品。

发明内容
本发明的示例性实施例涉及一种可以降低掩埋位线电阻的半导体器件制造方法。根据本发明的一个示例性实施例，制造半导体器件的方法包括以下步骤刻蚀衬底以形成分隔有源区的沟槽；形成具有开口以使每个有源区的侧壁的一部分开放的绝缘层；形成硅层图案以间隙填充每个沟槽的一部分并覆盖绝缘层中的开口 ；在硅层图案之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当金属层与硅层图案反应时，形成金属硅化物层。根据本发明的另一示例性实施例，制造半导体器件的方法包括以下步骤刻蚀衬底以形成分隔有源区的沟槽；形成具有开口以使每个有源区的侧壁的一部分开放的绝缘层；在绝缘层之上形成硅层以间隙填充每个沟槽的一部分；在绝缘层的侧壁的部分上形成间隔部；通过使用间隔部作为刻蚀阻挡层刻蚀硅层；在被刻蚀的硅层之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当金属层与硅层反应时形成金属硅化物层。


图IA至图IF是描述根据本发明的第一示例性实施例制造半导体器件的方法的剖面图。图2A至图2F是描述根据本发明的第二示例性实施例制造半导体器件的方法的剖面图。图3A至图3H是描述根据本发明的第三示例性实施例制造半导体器件的方法的剖面图。图4A至图4J是描述根据本发明的示例性实施例形成开口的方法的剖面图。图5描述根据本发明的一个方面的计算机系统的实施例。具体执行方式下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同形式执行并不应该解释为受到本文所列实施例的限定。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员传达本发明的范围。在本说明书中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。附图并非依比例绘制，并且在一些实例中，为了清楚地描述实施例的特征可能对比例作夸大处理。当提及第一层在第二层“上”或在衬底“上”时，它不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。图IA至图IF是描述根据本发明的第一实施例制造半导体器件的方法的剖面图。参照图1A，在衬底201之上形成彼此由多个沟槽202分隔开的多个本体203。衬底201可以是硅衬底。可以通过将衬底201刻蚀期望的深度来形成沟槽202，其中在产生沟槽202的同时形成本体203。因为衬底201是硅衬底，所以本体203是硅本体。本体203 沿着垂直于衬底201的表面的方向延伸。本体203用作有源区，所述有源区是用于形成晶体管的沟道、源和漏的区域。每个本体203具有多个侧壁，形成包括至少两个相对侧壁的线型本体，其也可以称为有源本体。在本体203之上形成硬掩模层204。当刻蚀衬底201以形成沟槽202时，硬掩模层 204用作刻蚀阻挡层。硬掩模层204包括电介质材料如氧化物和氮化物。根据一个实例，使用氮化物层作为硬掩模层204，其中硬掩模层204是氮化硅层。在每个本体203的两个侧壁、本体203之间的沟槽202的剩余表面以及硬掩模层 204的侧壁上形成绝缘层205和206。绝缘层包括内衬(liner)氧化物层205及内衬氮化物层206。内衬氧化物层205形成在每个本体203的两个侧壁和沟槽202的底部的衬底201 的水平表面上。内衬氮化物层206形成在内衬氧化物层205的一部分(例如，上部)的表面上。通过将绝缘层的一部分去除形成开口 207。开口 207形成一侧接触(OSC)结构，所述一侧接触选择性地暴露出每个本体203的一个侧壁的一部分并形成线型接触，因为开口 207使每个本体203的一个侧壁的一部分沿着本体203延伸的方向以线形状开放。如以上所述，绝缘层205和绝缘层206提供暴露出每个本体203的一个侧壁的一部分的开口 207。虽然未在图中示出，在形成开口 207之后，可以通过使用倾斜离子注入工艺、等离子体掺杂工艺或使用掺杂层的热扩散工艺在每个本体203的一个侧壁的一部分上形成结。 根据一个实例，结具有约IXlO2tl原子/cm3或更高的掺杂浓度，其中掺杂剂可以是磷⑵或砷(As)以使结成为N型结。通过在形成结过程中使用等离子体掺杂工艺或热扩散工艺，可以将结的深度控制为浅的，并且可以容易地控制掺杂剂的掺杂浓度，其中结成为垂直沟道晶体管的源或漏。参照图1B，形成多晶硅层208以间隙填充(gap-fill)沟槽202。多晶硅层208通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。以这种方式，可以间隙填充沟槽202而不产生空隙。参照图1C，在选择性地去除多晶硅层208之后，用多晶硅层208部分地填充沟槽 202。据此，在沟槽202中形成多晶硅层图案208A。多晶硅层图案208A部分地填充沟槽202 并覆盖开口 207。另外，多晶硅层图案208A被形成为具有足以完全覆盖开口 207的高度。为了形成多晶硅层图案208A，执行回蚀工艺，或者可以在使用化学机械抛光 (CMP)执行平坦化工艺之后执行回蚀工艺。参照图1D，形成金属层209。金属层209包括可以引起硅化反应的金属。例如，金属层209包括选自钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、钼(Pt)和钯(Pd)中的任一种。根据一个实例，使用钴层作为金属层209。金属层209通过CVD工艺或ALD工艺形成。根据所使用的前驱体，金属层209的工艺温度、压力及流速是可变的，其中金属层209的沉积厚度在约50A至约500A的范围。参照图1E，执行退火工艺210。据此，当多晶硅层图案208A与金属层209反应时， 形成金属硅化物层211。金属硅化物层211包括选自钴硅化物、钛硅化物、钽硅化物、镍硅化物、钨硅化物、钼硅化物和钯硅化物中的任一种。退火工艺210可以是快速热退火。在形成金属硅化物层211之后，未反应的金属层209A保留下来。参照图1F，去除未反应的金属层209A。未反应的金属层209A通过湿法刻蚀工艺去除。根据一个实例，当金属层(图ID中的209)为钴层时，可以执行退火工艺至少两次以形成钴硅化物层。在此，执行初步退火工艺和二次退火工艺。初步退火工艺在约40(TC至约600°C的温度范围内执行，而二次退火工艺在约600°C至约800°C的温度范围内执行。作为初步退火工艺的结果，形成具有CoSix相的钴硅化物，其中X在0. 1至1. 5的范围。作为二次退火工艺的结果，使具有CoSix相的钴硅化物(其中，X在0. 1至1. 5的范围)转变成 CoSi2相的钴硅化物。在钴硅化物中，CoSi2相的钴硅化物具有最低电阻率。在初步退火工艺与二次退火工艺之间通过使用硫酸(H2SO4)与过氧化氢(H2O2)的化学混合物来去除未反应钴层(例如，图IE中的209A)。在本发明的第一示例性实施例中的金属硅化物层211形成通过开口 207与本体 203耦接的掩埋位线BBL。通过使用金属硅化物层211作为掩埋位线BBL可以降低掩埋位线BBL的电阻。因为通过使用多晶硅层图案208A作为缓冲来防止在本体203中发生硅化反应，所以降低了结泄漏。通过降低掩埋位线的电阻，可以增加半导体器件的运行速度。图2A至图2F是描述根据本发明的第二示例性实施例制造半导体器件的方法的剖面图。参照图2A，在衬底301之上形成彼此被多个沟槽302分隔开的多个本体303。衬底301包括硅衬底。通过将衬底301刻蚀期望的深度来形成沟槽302，其中在产生沟槽302 的过程中形成本体303。因为衬底301是硅衬底，所以本体303是硅本体。本体303沿着垂直于衬底301的表面的方向延伸。使用本体303作为有源区，所述有源区是用于形成晶体管的沟道、源和漏的区域。每个本体303具有多个侧壁，形成包括至少两个相对侧壁的线型本体，并且可以称为有源本体。在本体303之上形成硬掩模层304。当刻蚀衬底301以形成沟槽302时，硬掩模层 304用作刻蚀阻挡层。硬掩模层204包括电介质材料如氧化物和氮化物。根据一个实例，使用氮化物层作为硬掩模层304，其中硬掩模层304为氮化硅层。在每个本体303的两个侧壁、本体303之间的沟槽302的剩余表面和硬掩模层304 的侧壁上形成绝缘层305和绝缘层306。绝缘层包括内衬氧化物层305和内衬氮化物层 306。内衬氧化物层305形成在每个本体303的两个侧壁和沟槽302的底部的衬底301的水平表面上。内衬氮化物层306形成在内衬氧化物层305的一部分(例如，上部)的表面上。通过将绝缘层的一部分去除来形成开口 307。开口 307形成一侧接触(OSC)结构， 所述一侧接触结构选择性地暴露出每个本体303的侧壁的一部分，并形成线型接触，因为开口 307使每个本体303的一个侧壁的一部分沿着本体303延伸的方向以线形状开放。如以上所述，绝缘层305和绝缘层306提供暴露出每个本体303 —个侧壁的一部分的开口 307。虽然未在图中示出，在形成开口 307之后，通过使用倾斜离子注入工艺、等离子体掺杂工艺或使用掺杂层的热扩散工艺可以在每个本体303的一个侧壁的一部分上形成结。 根据一个实例，结具有约IXlO2tl原子/cm3或更高的掺杂浓度，其中掺杂剂可以是磷⑵或砷(As)，以使结成为N型结。通过在形成结的过程中使用等离子体掺杂工艺或热扩散工艺， 可以将结的深度控制为浅的，并可以容易地控制掺杂剂的掺杂浓度，其中结成为垂直沟道晶体管的源或漏。参照图2B，形成多晶硅层308以间隙填充沟槽302。多晶硅层308通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。多晶硅层308以产生裂缝S(309)的方式来形成。为了产生裂缝309 (例如，空腔/空隙)，多晶硅层被控制为不以非晶相沉积，而以多晶相沉积，其中多晶层308在沉积的过程中具有不良的台阶覆盖(st印coverage) 0例如，当在约600°C至约900°C范围的温度下沉积多晶硅层308时，可以诱导裂缝的产生。
参照图2C，在选择性地去除多晶硅层308之后，用多晶硅层308部分地填充沟槽 302。据此，在沟槽302中形成多晶硅层图案308A。多晶硅层图案308A部分地填充沟槽302 并覆盖开口 307。另外，多晶硅层图案308A被形成为具有足以完全覆盖开口 307的高度。为了形成多晶硅层图案308A，执行回蚀工艺，或者可以在使用化学机械抛光 (CMP)执行平坦化工艺后执行回蚀工艺。因为在多晶硅层308中产生裂缝309，所以当执行回蚀工艺时，在例如裂缝308的下部暴露出裂缝309。因此，与平坦表面配置相比，多晶硅层图案308A具有U形表面/空腔，以据此增加多晶硅层图案308A的表面积。在诱导裂缝309的产生并执行后续回蚀工艺以例如刻蚀裂缝309的上部的情况下，在后续硅化工艺期间，通过使用多晶硅层图案308A作为缓冲，可以防止在本体303上形成硅化物。参照图2D，形成金属层310。金属层310包括可以引起硅化反应的金属。例如，金属层310包括选自钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、钼(Pt)和钯(Pd)中的任一种。根据一个实例，使用钴层作为金属层310。金属层310通过CVD工艺或ALD工艺形成。根据所使用的前驱体，金属层310的工艺温度、压力和流速是可变的，其中金属层310的沉积厚度在约IOA至约300A的范围。参照图2E，执行退火工艺311。据此，当多晶硅层图案308A与金属层310反应时， 形成金属硅化物层312。金属硅化物层312包括选自钴硅化物、钛硅化物、钽硅化物、镍硅化物、钨硅化物、钼硅化物和钯硅化物中的任一种。退火工艺311可以是快速热退火。在形成金属硅化物层312之后，未反应的金属层310A保留下来。参照图2F，去除未反应的金属层310A。未反应的金属层310A通过湿法刻蚀工艺去除。根据一个实例，当金属层(图2D中的310)为钴层时，可以执行退火工艺至少两次，以形成钴硅化物层。在此，执行初步退火工艺和二次退火工艺。初步退火工艺在约400°C 至约600°C范围的温度下执行，而二次退火工艺在约600°C至约800°C范围的温度下执行。 作为初步退火工艺的结果，形成具有CoSix相的钴硅化物，其中X在0. 1至1. 5的范围。作为二次退火工艺的结果，使具有CoSix相的钴硅化物转变为具有CoSi2相的钴硅化物，其中， X在0.1至1.5的范围。在钴硅化物中，CoSi2相的钴硅化物具有最低的电阻率。在初步退火工艺与二次退火工艺之间通过使用硫酸(H2SO4)和过氧化氢(H2O2)的化学混合物来去除未反应的钴层(例如，图2E中的310A)。本发明的第二示例性实施例中的金属硅化物层312形成通过开口 307与本体303 耦接的掩埋位线BBL。通过使用金属硅化物层312作为掩埋位线可以降低掩埋位线BBL的电阻。因为通过使用多晶硅层图案308A作为缓冲防止在本体303中发生硅化反应，所以降低了结泄漏。通过降低掩埋位线的电阻，可以提高半导体器件的运行速度。根据本发明的第二示例性实施例，可以形成更薄的金属硅化物层312，其中在多晶硅层308的底部或侧面没有产生界面空隙。图3A至图3H是描述根据本发明的第三示例性实施例制造半导体器件的方法的剖面图。
参照图3A，在衬底401之上形成彼此被多个沟槽402分隔开的多个本体403。衬底401包括硅衬底。通过将衬底401刻蚀期望的深度来形成沟槽402，其中在产生沟槽402 的过程中形成本体403。因为衬底401是为硅衬底，所以本体403为硅本体。本体403沿着垂直于衬底401表面的方向延伸。使用本体403作为有源区，所述有源区是用于形成晶体管的沟道、源和漏的区域。每个本体403具有多个侧壁，形成包括至少两个相对侧壁的线型本体，并且每个本体403也可以称为有源本体。在本体403之上形成硬掩模层404。当刻蚀衬底401以形成沟槽402时，硬掩模层 404用作刻蚀阻挡层。硬掩模层404包括电介质材料如氧化物和氮化物。根据一个实例，使用氮化物层作为硬掩模层404，其中硬掩模层404为氮化硅层。在每个本体403的两个侧壁、本体403之间的沟槽402的剩余表面和硬掩模层404 的侧壁上形成绝缘层405和绝缘层406。绝缘层包括内衬氧化物层405和内衬氮化物层 406。内衬氧化物层405被形成在每个本体403的两个侧壁和沟槽402的底部的衬底401 的水平表面上。内衬氮化物层406被形成在内衬氧化物层405的一部分(例如，上部)的
表面上。通过将绝缘层的一部分去除形成开口 407。开口 407形成一侧接触(OSC)结构，所述一侧接触结构选择性地暴露出每个本体403的侧壁的一部分并形成线型接触，因为开口 407使每个本体403的一个侧壁的一部分沿着本体403延伸的方向以线形状开放。如以上所述，绝缘层405和绝缘层406提供暴露出每个本体403的一个侧壁的一部分的开口 407。虽然未在图中示出，在形成开口 407之后，通过使用倾斜离子注入工艺、等离子体掺杂工艺或使用掺杂层的热扩散工艺可以在每个本体403的一个侧壁的一部分上形成结。 根据一个实例，结具有约IXlO2tl原子/cm3或更高的掺杂浓度，其中掺杂剂可以是磷⑵或砷(As)以使结成为N型结。通过在形成结的过程中使用等离子体掺杂工艺或热扩散工艺， 可以将结的深度控制为浅的并可以容易地控制掺杂剂的掺杂浓度，其中结成为垂直沟道晶体管的源或漏。参照图:3B，形成多晶硅层408以间隙填充沟槽402。多晶硅层408通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。以这种方式，可以间隙填充沟槽402而不
产生空隙。参照图3C，在选择性地去除多晶硅层408后，用多晶硅层408部分地填充沟槽 402。据此，在沟槽402中形成多晶硅层图案408A。多晶硅层图案408A部分地填充沟槽402 并覆盖开口 407。另外，多晶硅层图案408A被形成为具有足以完全覆盖开口 407的高度。为了形成多晶硅层图案408A，执行回蚀工艺，或者可以在使用化学机械抛光 (CMP)执行平坦化工艺之后执行回蚀工艺。参照图3D，在多晶硅层图案408A所暴露出的内衬氮化物层406的侧壁上形成间隔部409。间隔部409由可以在后续形成金属硅化物层之后被去除的材料或电介质材料形成， 其中选择间隔部材料以便在高温下执行的后续热工艺中不会与金属层反应。间隔部409通过沉积间隔部层并执行回蚀工艺来形成。间隔部包括选自硅层、氧化硅层、氮化硅层、TiN, TiAlN, Tiff, TiO2, WSi2, WN、TaN, TaW和Tei2O5中的至少任一种。当使用导电层作为间隔部 409时，在后续形成金属硅化物之后，将所述导电层去除。
接着，通过使用间隔部409作为刻蚀阻挡层，部分地刻蚀多晶硅层图案408A。据此，多晶硅层图案成为具有U形和U形空腔。下文中，用附图标记“408B”来表示U形多晶硅层图案。据此，与平坦表面配置相比，多晶硅层图案408B的表面积增加了。在此，U形多晶硅层图案408B保留在每个沟槽402的底部和侧壁上，同时仍然覆盖开口 407。根据另一个实例，多晶硅层图案408B可以只保留在每个沟槽402的侧壁上，同时仍然覆盖开口 407。如以上所述，当使用间隔部409形成多晶硅层图案408B时，在后续硅化工艺期间可以防止在本体403上形成硅化物。参照图3E，形成金属层410。金属层410包括可以引起硅化反应的金属。例如，金属层410包括选自钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、钼(Pt)和钯(Pd)中的任一种。根据一个实例，使用钴层作为金属层410。金属层410通过CVD工艺或ALD工艺形成。根据所使用的前驱体，金属层410的工艺温度、压力和流速是可变的，其中金属层410的沉积厚度在约IOA至约300A的范围。参照图3F，执行退火工艺411。据此，当多晶硅层图案408B与金属层410反应时， 形成金属硅化物层412。金属硅化物层412包括选自钴硅化物、钛硅化物、钽硅化物、镍硅化物、钨硅化物、钼硅化物和钯硅化物中的任一种。退火工艺411可以是快速热退火。在形成金属硅化物层412之后，未反应的金属层410A保留下来。参照图3G，去除未反应的金属层410A。未反应的金属层410A通过湿法刻蚀工艺来去除。根据一个实例，当金属层(图3E中的410)为钴层时，可以执行退火工艺至少两次以形成钴硅化物层。在此，执行初步退火工艺和二次退火工艺。初步退火工艺在约40(TC至约600°C范围的温度下执行，而二次退火工艺在约600°C至约800°C范围的温度下执行。作为初步退火工艺的结果，形成具有CoSix相的钴硅化物，其中X在0. 1至1. 5的范围。作为二次退火工艺的结果，使具有CoSix相的钴硅化物转变为具有CoSi2相的钴硅化物，其中，X 在0.1至1.5的范围。在钴硅化物中，CoSi2相的钴硅化物具有最低的电阻率。在初步退火工艺与二次退火工艺之间通过使用硫酸(H2SO4)与过氧化氢(H2O2)的化学混合物来去除未反应的钴层(例如，图2F中的410)。参照图3H，去除间隔部409。在此，间隔部409通过湿法刻蚀工艺来去除。当间隔部409由TiN形成时，可以在初步退火工艺与二次退火工艺之间使用硫酸(H2SO4)与过氧化氢(H2O2)的化学混合物来去除它们。根据另一个实例，当间隔部409由电介质材料形成时， 可以不去除间隔部409。根据一个实例的金属硅化物层412变成通过开口 407与本体403耦接的掩埋位线 BBL0通过使用金属硅化物层412作为掩埋位线，可以降低掩埋位线BBL的电阻。因为通过使用多晶硅层图案408B作为缓冲以防止在本体403中发生硅化反应，所以降低了结泄漏。通过降低掩埋位线的电阻，可以提高半导体器件的运行速度。根据本发明的第三示例性实施例，可以容易地控制多晶硅层图案的宽度和深度。图4A至图4J是描述根据本发明的上述示例性实施例形成开口的方法的剖面图。参照图4A，在衬底21之上形成硬掩模层M。硬掩模层M可以是氮化物层。或者，硬掩模层可以是包括氧化物层和氮化物层的层叠层。例如，硬掩模层M可以通过顺序地层叠硬掩模(HM)氮化物层和硬掩模(HM)氧化物层来形成。另外，硬掩模层对可以通过顺序地层叠硬掩模氮化物层、硬掩模氧化物层、硬掩模氮氧化硅(SiON)层和硬掩模碳层来形成。当硬掩模层M包括硬掩模氮化物层时，可以在衬底21与硬掩模层M之间进一步形成焊盘氧化物层。硬掩模层M可以使用光致抗蚀剂层图案(未显示)来形成。接着，通过使用硬掩模层M作为刻蚀阻挡层执行沟槽刻蚀工艺。更具体地，通过使用硬掩模层M作为刻蚀阻挡层并将衬底21刻蚀期望的深度来形成本体22。本体22通过沟槽23彼此分隔开，并且每个本体22具有两个侧壁并用于形成晶体管。沟槽刻蚀工艺可以是各向异性刻蚀工艺。当衬底21为硅衬底时，各向异性刻蚀工艺可以是等离子体干法刻蚀工艺，所述干法刻蚀工艺单独使用氯气(Cl2)或溴化氢(HBr)气体或使用其气体混合物。在衬底21之上通过沟槽23将多个本体22分隔开。本体22可以形成线型柱，所述线型柱也称为线型有源柱，因为它们是有源区并且形成线型柱。第一内衬层25由绝缘层形成。第一内衬层25包括氧化物层如氧化硅层。在第一内衬层25之上形成间隙填充本体22之间的沟槽23的牺牲层26。根据一个实例的牺牲层沈包括未掺杂的多晶硅或非晶硅。在图4B中，将牺牲层沈平坦化直到暴露出硬掩模层M的表面为止。牺牲层26 的平坦化包括化学机械抛光(CMP)工艺。接着，执行回蚀工艺以刻蚀牺牲层沈。作为回蚀工艺的结果，形成提供第一凹陷Rl的牺牲层图案^A。在CMP工艺期间，可以将设置在硬掩模层M之上的第一内衬层25抛光。据此，形成覆盖硬掩模层M和每个沟槽23的两个侧壁的第一内衬层图案25A。第一内衬层图案25A还覆盖每个沟槽23的底部。在回蚀工艺之后，通过湿法刻蚀工艺使第一内衬层图案25A变细。在此，通过控制湿法刻蚀工艺的时间使第一内衬层图案25A在每个本体22的侧壁上保留期望的厚度。参照图4C，第二内衬层27由在包括牺牲层图案2队的衬底结构之上的绝缘层形成。第二内衬层27包括氮化物层如氮化硅层。第二内衬层27被形成为具有与在变细工艺期间变细的第一内衬层图案25A减少厚度相同的厚度。参照图4D，选择性地刻蚀第二内衬层27。据此，在第一内衬层图案25A的变细区域中形成第二内衬层图案27A。在形成第二内衬层图案27A的过程中，可以应用回蚀工艺， 并且第二内衬层图案27A可以具有间隔部的形式。接着，通过使用第二内衬层图案27A作为刻蚀阻挡层，使牺牲层图案26A凹陷期望的深度。据此，形成暴露出第一内衬层图案25A的一部分的表面的第二凹陷R2。用附图标记“26B”表示形成第二凹陷R2的牺牲层图案21当牺牲层图案26B包含多晶硅时，通过回蚀工艺使牺牲层图案26A凹陷。参照图4E，在包括第二凹陷R2的衬底结构之上均勻地形成金属氮化物层。接着， 通过对金属氮化物层执行间隔部刻蚀工艺来形成牺牲间隔部观。牺牲间隔部观被形成在每个本体22的两个侧壁上并且可以是氮化钛(TiN)层。参照图4F，形成间隙填充层，所述间隙填充层用于间隙填充形成有牺牲间隔部观的第二凹部R2。间隙填充层可以是氧化物层。根据一个实例，间隙填充层可以是旋涂电介质(Spin-On-Dielectric, SOD)层。接着，将间隙填充层平坦化，然后执行回蚀工艺以便形成如图4F所示的凹陷的间隙填充层四。在包括凹陷的间隙填充层四的衬底结构之上形成第三内衬层30。第三内衬层30包括未掺杂的多晶硅。参照图4G，执行倾斜离子注入工艺31。倾斜离子注入工艺31是以预定角度离子注入掺杂剂的工艺。掺杂剂被注入到第三内衬层30的一部分中(图4F)。倾斜离子注入工艺31被以期望角度执行。所述角度在大约5°至大约50°的范围。离子束的一部分被硬掩模层M遮挡。因此，第三内衬层30的一部分被掺杂，而第三内衬层30的另一部分保持未掺杂。根据一个实例，离子注入的掺杂剂为P型掺杂剂，例如硼。 为了离子注入硼，使用BF2作为掺杂剂源。据此，第三内衬层30在硬掩模层M右侧的部分 (30B)保持未掺杂。作为掺杂剂的倾斜离子注入工艺31的结果，第三内衬层30 (图4F)成为掺杂的第三内衬层30A，所述掺杂的第三内衬层30A包括在硬掩模层M的左侧的部分和在硬掩模层 M的上表面上所形成的部分。第三内衬层的部分30B没有被掺杂并成为未掺杂的第三内衬层 30B。参照图4H，去除未掺杂的第三内衬层30B。在此，根据掺杂剂的存在，用作第三内衬层的多晶硅的不同部分被以不同的刻蚀速率刻蚀。更具体地，未注入掺杂剂的未掺杂的多晶硅具有快速湿法刻蚀速率。因此，通过使用具有可以刻蚀未掺杂的多晶硅的高选择性的化学物质来选择性地去除未掺杂的多晶硅，其中可以使用湿法刻蚀工艺或湿法清洁工艺来刻蚀。在去除未掺杂的第三内衬层30B之后，只有掺杂的第三内衬层30A保留下来。使用保留的掺杂的第三内衬层30A，将每个沟槽23中的牺牲间隔部观中的一个去除。据此，在凹陷的间隙填充层四与第二内衬层图案27A之间形成间隙(未用附图标记表示)。通过湿法刻蚀工艺去除牺牲间隔部观。据此，只有一个牺牲间隔部保留在每个沟槽 23中。用附图标记“^A”表示保留的牺牲间隔部。参照图41，执行清洁工艺以暴露出一个侧壁的一部分。清洁工艺包括湿法清洁工艺。使用例如氢氟酸(HF)或缓冲氧化物刻蚀剂(BOE) 来执行湿法清洁工艺。通过湿法清洁工艺，可以选择性地去除第一内衬层图案25A，而不损伤牺牲层图案^B、保留的牺牲间隔部28A和第二内衬层图案27A。在此，硬掩模层对、第一内衬层图案25A、第二内衬层图案27A、牺牲层图案26B和保留的牺牲间隔部28A统称为“绝缘层”并共同地提供开口 32，所述开口 32暴露出每个本体22的一个侧壁的一部分。开口 32相当于本发明的上述示例性实施例中的开口。参照图4J，将掺杂的第三内衬层30A去除。在此，掺杂的第三内衬层30A和牺牲层图案^B都包含多晶硅并同时被去除。在将掺杂的第三内衬层30A和牺牲层图案26B去除之后，将保留的牺牲间隔部^A 去除。根据本发明的一个示例性实施例，通过形成金属硅化物层的掩埋位线可以降低掩埋位线的电阻，并且通过使用多晶硅作为缓冲可以防止由有源区的直接硅化反应引起的结泄漏。因为降低了结泄漏和位线电阻，所以可以提高半导体器件的运行速度并可以获得改善的可靠性。图5描述了根据本发明的一个方面的计算机系统的实施例。参照图5，计算机系统500包括输出装置(例如，监视器)501、输入装置(例如，键盘)502和主板504。主板504可以携带数据处理单元(例如，微处理器)506和至少一个存储装置508。 存储装置508可以包括上述本发明的各种方面。存储装置508可以包括存储单元阵列。包括处理器506的计算机系统500的各种组件可以包括本发明所述的至少一种存储结构。处理器装置506可以相当于处理器模块，并且使用所述模块的相关存储器可以包括本发明的教导。存储装置508可以相当于存储模块。例如，可以在利用本发明的教导的实施中可以使用单线存储模块(SIMM)和双线存储模块(DIMM)。虽然已经以具体的示例性实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
权利要求
1.一种制造半导体器件的方法，包括 刻蚀衬底以形成将有源区分隔开的沟槽；形成绝缘层，所述绝缘层具有使每个有源区的侧壁的一部分开放的开口 ； 形成硅层图案以间隙填充每个沟槽的一部分并覆盖所述绝缘层中的所述开口 ； 在所述硅层图案之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当所述金属层与所述硅层图案反应时形成所述金属硅化物层。
2.如权利要求1所述的方法，其中所述硅层图案的形成包括 在所述绝缘层之上形成硅层以间隙填充所述沟槽；以及刻蚀所述硅层，其中被刻蚀的硅层覆盖所述开口。
3.如权利要求1所述的方法，其中所述硅层图案的形成包括形成硅层，在所述硅层内具有裂缝，其中所述硅层间隙填充所述沟槽；以及刻蚀所述硅层以刻蚀所述裂缝的上部分，其中被刻蚀的硅层覆盖所述开口。
4.如权利要求3所述的方法，其中在600°C至900°C范围的温度下沉积所述硅层。
5.如权利要求1所述的方法，所述硅层图案的形成包括 在所述绝缘层之上形成硅层以间隙填充所述沟槽；对所述硅层执行初步刻蚀工艺；在所述初步刻蚀工艺之后，在所述绝缘层的侧壁上形成间隔部；以及通过使用所述间隔部作为刻蚀阻挡层，对所述硅层执行二次刻蚀工艺。
6.如权利要求5所述的方法，其中在所述二次刻蚀工艺之后，所述硅层图案具有U形空腔。
7.如权利要求1所述的方法，其中所述硅层图案的形成包括 通过原子层沉积工艺或化学气相沉积工艺沉积硅层；以及刻蚀所述硅层。
8.如权利要求1所述的方法，其中所述硅层图案包括多晶硅层。
9.如权利要求1所述的方法，其中所述金属层包括选自钴、钛、钽、镍、钨、钼和钯的一种。
10.如权利要求1所述的方法，其中使用快速热退火方法来执行所述金属硅化物层的形成。
11.如权利要求1所述的方法，进一步包括在形成所述金属硅化物层之后，将所述金属层未与所述硅层图案反应的剩余部分去除。
12.一种制造半导体器件的方法，包括 刻蚀衬底以形成将有源区分隔开的沟槽；形成绝缘层，所述绝缘层具有使每个有源区的侧壁的一部分开放的开口 ； 在所述绝缘层之上形成硅层以间隙填充每个沟槽的一部分并覆盖所述绝缘层中的所述开口 ；在所述绝缘层的侧壁的部分上形成间隔部； 通过使用所述间隔部作为刻蚀阻挡层刻蚀所述硅层； 在被刻蚀的硅层之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当所述金属层与所述硅层反应时形成所述金属硅化物层。
13.如权利要求12所述的方法，其中所述间隔部的形成包括在所述绝缘层的侧壁的部分之上形成将要用作间隔部的间隔部层；以及对所述间隔部层执行回蚀工艺。
14.如权利要求12所述的方法，其中所述间隔部包括选自绝缘层、金属层和金属氮化物层中的一种。
15.如权利要求12所述的方法，其中所述间隔部包括选自硅层、氧化硅层、氮化硅层、 TiN, TiAlN, Tiff, TiO2, WSi2^ffN, TaN, Taff 和 Tei2O5 中的一种。
16.如权利要求12所述的方法，其中在所述硅层的形成中，所述硅层包括多晶硅层。
17.如权利要求12所述的方法，其中通过原子层沉积工艺或化学气相沉积工艺沉积所述娃层。
18.如权利要求12所述的方法，其中所述金属层包括选自钴、钛、钽、镍、钨、钼和钯中的一种。
19.如权利要求12所述的方法，其中所述金属硅化物层的形成包括执行初步退火工艺以使所述金属层与所述硅层反应；去除所述金属层未与所述硅层反应的剩余部分；以及执行二次退火工艺。
20.如权利要求12所述的方法，其中所述金属硅化物层包括钴硅化物层。
21.如权利要求12所述的方法，其中使用快速热退火方法来执行所述金属硅化物层的形成。
22.如权利要求12所述的方法，其中所述金属硅化物层的形成包括执行退火工艺以使所述金属层与所述硅层反应；以及去除所述金属层。
23.如权利要求12所述的方法，进一步包括在形成所述金属硅化物层之后去除所述间隔部。
24.如权利要求12所述的方法，其中在通过使用所述间隔部作为刻蚀阻挡层来刻蚀所述硅层之后，所述硅层保留在每个沟槽的底部和侧壁上并填充所述开口。
25.如权利要求12所述的方法，其中在通过使用所述间隔部作为刻蚀阻挡层来刻蚀所述硅层之后，所述硅层保留在每个沟槽的侧壁上并填充所述开口。
26.如权利要求12所述的方法，其中在通过使用所述间隔部作为刻蚀阻挡层来刻蚀所述硅层后，被刻蚀的硅层具有空腔。
全文摘要
本发明提供一种制造具有掩埋位线的半导体器件的方法，包括以下步骤刻蚀衬底以形成将有源区分隔开的沟槽；形成绝缘层，所述绝缘层具有使每个有源区的侧壁的一部分开放的开口；形成硅层图案以间隙填充每个沟槽的一部分并覆盖绝缘层中的开口；在硅层图案之上形成金属层；以及形成金属硅化物层作为掩埋位线，其中当金属层与硅层图案反应时形成金属硅化物层。
文档编号H01L21/768GK102569201SQ20111027512
公开日2012年7月11日 申请日期2011年9月16日 优先权日2010年12月30日
发明者黄义晟 申请人:海力士半导体有限公司