专利名称：一种采用应力记忆技术的nmos器件制作方法
技术领域：
本发明涉及半导体制造领域,特别涉及一种采用应力记忆技术(SMT, StressMemorization Technique)的 NMOS 器件制作方法。
背景技术：
目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，以金属氧化物半导体场效应管(Metal-Oxide Semiconductor Field EffectTransistor, M0S)为例，MOS器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于硅衬底中，所述栅极位于有源区上方，所述层叠栅极106两侧的有源区分别进行离子注入后形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据导电沟道中多数 载流子的类型，将MOS分为多数载流子为空穴的PMOS和多数载流子为电子的NMOS。NMOS制作的具体步骤为首先，将硅衬底通过掺杂分别成为以电子为多数载流子的(η型)硅衬底或以空穴为多数载流子的(P型)硅衬底之后，在η型硅衬底或P型硅衬底中制作浅沟槽隔离(STI) 101，将硅衬底隔离为彼此独立的有源区；然后在STI两侧用离子注入的方法形成空穴型掺杂扩散区(P阱)102，接着在P阱102位置的wafer器件面依次制作由栅极电介质层104和栅极105组成的层叠栅极106最后在P阱102中分别制作位于层叠栅极106两侧的源极和漏极(图中未画出)，得到如图1所示的NMOS器件结构。NMOS器件结构还包括在层叠栅极106壁形成环绕层叠栅极106的氮氧化物(二氧化硅和氮化硅)侧墙(spacer) 107，Spacerl07 一方面可以保护栅极，另一方面可以防止源、漏极注入与导电沟道过于接近而产生漏电流甚至源漏之间导通。同时，为减小栅极接触孔、源极接触孔和漏极接触孔的欧姆接触电阻，在源、漏极注入之后，会在栅极顶部以及源极、漏极上生长金属硅化物(如镍化硅层或钛化硅层)，因此要求源、漏极区域的硅衬底表面的完整性不被破坏。随着半导体制造技术的进步，半导体期间的特征尺寸也越来也小，所以面对的关于半导体器件的性能问题也越来越多，为了提高半导体器件性能，需要进一步提高栅极的拉应力，所以采用SMT对NMOS的栅极增加拉应力。下面结合附图介绍采用SMT的NMOS制作方法。结合图3 图5的现有技术的SMT制作NMOS的剖面示意图，详细说明如图2所示的现有技术中SMT的NMOS制作方法，具体步骤如下。如图3所示，晶片的硅衬底中具有的STIlOl将硅衬底隔离成若干个有源区，在硅衬底两个相邻有源区的器件面分别具有制作完成的NMOS器件，其中，NMOS器件的结构包括硅衬底中形成的P阱102，硅衬底器件面依次生长的栅极电介质层104和栅极105组成的层叠栅极106，以及包围层叠栅极106的侧墙107和分别位于层叠栅极106两侧硅衬底中的源极和漏极(图中源极和漏极未画出)。步骤201、晶片器件面沉积阻挡层108，如图3所示；在本步骤中，沉积的阻挡层为氧化硅层或氮氧化硅层，用于保护栅极及栅极侧壁层，并在后续刻蚀第一氮化硅层时作为刻蚀终止层存在。
步骤202、在阻挡层上方沉积第一氮化硅SIN层109 ；本步骤中，晶片放置在炉管中，在晶片的阻挡层上方沉积第一 SIN层109，得到如图4所示的NMOS器件剖面示意图。步骤203、对晶片进行尖峰退火(spike anneal)和激光退火(laser anneal) 110 ；本步骤中，第一 SIN层109的原子在spike anneal和laser anneal 110过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的拉应力，得到如图5所示的NMOS器件剖面示意图。其中，第一 SIN层109对NMOS的栅极施加的拉应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。步骤204、去除第一 SIN层109和阻挡层108，如图6所示； 在本步骤中，可以采用湿法或干法去除第一 SIN层和阻挡层108，湿法刻蚀的刻蚀溶液可以对第一 SIN层109和阻挡层108的刻蚀速率比大的刻蚀溶液，根据第一 SIN层109的厚度和刻蚀溶液对第一 SIN层109的刻蚀速率确定刻蚀时间。例如采用温度范围是100 250摄氏度的热磷酸溶液，选择湿法刻蚀时间范围是30秒 10分钟，保证完全去除第一 SIN层109到阻挡层108 ;采用干法刻蚀时以阻挡层108为刻蚀停止层。采用上述方法虽然可以提高NMOS器件的栅极拉应力，但是也会引起负偏压温度不稳定性(NBTI, Negative Bias Temperature Instability)效应，NBTI 效应是指在高温下对MOS施加负栅压而引起的一系列电学参数的退化(一般应力条件为125°C恒温下栅氧电场，源、漏极和衬底接地)，还会出现栅极漏电流等问题。这些问题产生的部分原因是因为采用SMT制作NMOS器件过程产生的带电粒子，会扩散到栅极电介质层表面以及内部，影响NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的分布。因此，为了克服这个问题，需要提高栅极电介质层的表面以及内部俘获电荷的能力。
发明内容
有鉴于此，本发明提供一种采用SMT方式的NMOS器件制作方法，该方法能够提高NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的能力，从而提高所制作的半导体器件性能。本发明的技术方案是这样实现的一种采用应力记忆技术的NMOS器件制作方法，应用在具有硅衬底和NMOS器件的晶片上，该方法包括在所述晶片器件面沉积阻挡层；对阻挡层进行氮原子离子注入后，快速热处理；在阻挡层沉积第一氮化硅SIN层后，进行尖峰退火和激光退火；去除第一氮化硅层和阻挡层。所述阻挡层为氧化硅层或氮氧化硅层。所述离子注入采用低掺杂低温度的离子注入，温度小于125摄氏度。所述快速热处理的温度为650摄氏度到1200摄氏度。在所述快速热处理的过程中在所述晶片放入的炉管中通入氮气，氧化氮或氧化二氮。所述去除第一氮化硅层和阻挡层采用湿法刻蚀或干法刻蚀。
在所述采用干法刻蚀时，所述阻挡层为刻蚀停止层。从上述方案可以看出，本发明提供的方法在沉积了阻挡层之后，在沉积第一氮化娃层之前，先经过离子注入氮，再通过快速热处理(RTP,rapidthermal process)退火工艺，这样可以提高阻挡层的均匀度和致密度，就可以形成较致密的阻挡层，增加制作第一氮化硅层过程中所产生的氢扩散阻挡能力，从而在后续沉积第一氮化硅层以及尖峰和激光退火步骤中抑制源/漏极所注入硼离子的扩散到栅极介质层，之后第一氮化硅层和阻挡层会被湿法或干法刻蚀去掉。这样，就不会影响NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的分布，提高NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的能力，从而提高所制作的半导体器件性能。
图1为NMOS器件结构的剖面示意图；
图2为现有技术SMT的NMOS制作方法流程图；图3 图6为现有技术SMT制作NMOS的剖面示意图；图7为本发明SMT的NMOS制作方法流程图；图8 图12为本发明SMT制作NMOS过程的剖面示意图。
具体实施例方式为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。为了提高NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的能力，从而提高所制作的半导体器件性能，本发明在沉积了阻挡层之后，在沉积第一氮化硅层之前，先经过离子注入氮，再通过RTP退火工艺，这样可以提高阻挡层的均匀度和致密度，就可以形成较致密的阻挡层，增加制作第一氮化硅层过程中所产生的氢扩散阻挡能力，从而在后续沉积第一氮化硅层以及尖峰和激光退火步骤中抑制源/漏极所注入硼离子的扩散到栅极介质层，之后第一氮化硅层和阻挡层会被湿法或干法刻蚀去掉。这样，就不会影响NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的分布。结合图8 图12的本发明SMT制作NMOS过程的剖面示意图，详细说明如图7所示的现有技术中SMT的NMOS制作方法，具体步骤如下。步骤晶片的娃衬底中具有的STIlOl将娃衬底隔尚成若干个有源区，在娃衬底两个相邻有源区的器件面分别具有制作完成的NMOS器件，其中，NMOS器件的结构包括硅衬底中形成的P阱102，硅衬底器件面依次生长的栅极电介质层104和栅极105组成的层叠栅极106,以及包围层叠栅极106的侧墙107和分别位于层叠栅极106两侧娃衬底中的源极和漏极(图中源极和漏极未画出)。步骤701、晶片器件面沉积阻挡层108,如图8所不；在本步骤中，沉积的阻挡层为氧化硅层或氮氧化硅层，用于保护栅极及栅极侧壁层，并在后续刻蚀第一氮化硅层时作为刻蚀终止层存在。步骤702、对阻挡层108进行离子注入11，注入氮原子，如图9所示；
在本步骤中，采用低掺杂浓度的离子注入，注入的剂量比较小，反应腔采用小于125摄氏度的低温度，使得离子注入的氮原子只是存在在阻挡层108表面区域，这样，可以增加阻挡层108的氮密度，但是在阻挡层108作为刻蚀终止层和保护栅极的用途没有更改。步骤703、进行 RTP;在本步骤中，RTP过程采用的温度为650摄氏度到1200摄氏度，在炉管中退火的同时，可以通入氧化氮或氧化二氮，在RTP过程中，防止离子注入的氮原子溢出，退火过程可以保证离子注入的氮原子均匀存在在阻挡层108表面区域；这样，就提高阻挡层的均匀度和致密度，就可以形成较致密的阻挡层。步骤704、在阻挡层上方沉积第一 SIN层109，如图10所示；本步骤中，晶片放置在炉管中，在晶片的阻挡层上方沉积第一 SIN层109 ； 步骤705、对晶片进行 spike anneal 和 laser anneal 110,如图 11 所不；本步骤中，第一 SIN层109的原子在spike anneal和laser anneal 110过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的拉应力。其中，第一 SIN层109对NMOS的栅极施加的拉应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。在此过程中，由于在与第一氮化硅层接触的阻挡层中均匀地增加氮含量，形成较致密的阻挡层，使得所沉积的第一氮化硅层在尖峰退火和激光退火步骤中抑制源/漏极所注入硼离子的扩散到栅极介质层。步骤706、去除第一 SIN层109和阻挡层108，如图12所示；在本步骤中，可以采用湿法或干法去除第一 SIN层109和阻挡层108，湿法刻蚀的刻蚀溶液可以对第一 SIN层109和阻挡层108的刻蚀速率比大的刻蚀溶液，根据第一 SIN层109的厚度和刻蚀溶液对第一 SIN层109的刻蚀速率确定刻蚀时间。例如采用温度范围是100 250摄氏度的热磷酸溶液，选择湿法刻蚀时间范围是30秒 10分钟，保证完全去除第一 SIN层109到阻挡层108 ;采用干法刻蚀时以阻挡层108为刻蚀停止层。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
权利要求
1.一种采用应力记忆技术的NMOS器件制作方法，应用在具有硅衬底和NMOS器件的晶片上，其特征在于，该方法包括在所述晶片器件面沉积阻挡层；对阻挡层进行氮原子离子注入后，快速热处理；在阻挡层沉积第一氮化硅SIN层后，进行尖峰退火和激光退火；去除第一氮化硅层和阻挡层。
2.如权利要求1所述的方法，其特征在于，所述阻挡层为氧化硅层或氮氧化硅层。
3.如权利要求1所述的方法，其特征在于，所述离子注入采用低掺杂低温度的离子注入，温度小于125摄氏度。
4.如权利要求1所述的方法，其特征在于，所述快速热处理的温度为650摄氏度到 1200摄氏度。
5.如权利要求4所述的方法，其特征在于，在所述快速热处理的过程中在所述晶片放入的炉管中通入氮气，氧化氮或氧化二氮。
6.如权利要求1所述的方法，其特征在于，所述去除第一氮化硅层和阻挡层采用湿法刻蚀或干法刻蚀。
7.如权利要求6所述的方法，其特征在于，在所述采用干法刻蚀时，所述阻挡层为刻蚀停止层。
全文摘要
本发明公开了一种采用应力记忆技术SMT的NMOS器件制作方法，在沉积了阻挡层之后，在沉积第一氮化硅层之前，先经过离子注入氮，再通过RTP退火工艺，这样可以提高阻挡层的均匀度和致密度，就可以形成较致密的阻挡层，增加制作第一氮化硅层过程中所产生的氢扩散阻挡能力，从而在后续沉积第一氮化硅层以及尖峰和激光退火步骤中抑制源/漏极所注入硼离子的扩散到栅极介质层，之后第一氮化硅层和阻挡层会被湿法或干法刻蚀去掉。这样，就不会影响NMOS器件在使用过程中的栅极电介质层的表面以及内部俘获电荷的分布，从而提高所制作的半导体器件性能。
文档编号H01L21/285GK103021849SQ20111028044
公开日2013年4月3日 申请日期2011年9月20日 优先权日2011年9月20日
发明者张彬, 鲍宇, 邓浩 申请人:中芯国际集成电路制造(上海)有限公司