专利名称：半导体集成装置中的延迟电路以及逆变器的制作方法
技术领域：
本发明涉及半导体集成装置中的延迟电路和构建该延迟电路的逆变器。
背景技术：
作为在半导体集成装置中实现延迟电路的方法，公知的设计手法有，将实现所需延迟时间的数量的逆变器元件串联连接。然而，在这种延迟电路中，存在随着制造上的偏差、电源电位的变动或者环境温度的变化而对所需的延迟时间上产生较大的误差的问题。因此，提出了一种能够对伴随着温度变化的延迟时间的变动进行抑制的滞后逆变器电路(例如，参照专利文献1)。在该滞后逆变器电路中，通过场效应晶体管(Field effect transistor，简称FET)以及电阻串联连接而成的热敏电路(参照专利文献1的图 1的P4以及R1、N4以及以)，向逆变器元件施加与环境温度相对应的电位，而使逆变器元件的阈值随着环境温度发生变更。由此，无论环境温度变化与否，总是能够得到恒定的延迟时间。然而，在上述热敏电路中，利用导通电阻随着温度变化而发生变化的FET的特性， 将FET(P4、N4)作为电阻使用，因此向其栅极端直接地施加接地电位或者电源电位。因此， 存在因发生静电放电而破坏FET (P4、N4)的栅极的危险。进一步，由于上述热敏电路是为了生成所需的电位而串联连接FET以及电阻的分压电路，所以在该热敏电路内一直会流过直流电流而存在耗电量变大的问题。专利文献1 日本特开昭63-2 110号
发明内容
本发明是为了解决上述问题而提出的，其目的在于提供一种半导体集成装置中的延迟电路以及逆变器，使其对静电放电的耐受性高，且以低耗电既可抑制延迟时间的偏差。本发明的半导体集成装置中的延迟电路，该延迟电路是多个逆变器相互进行级联连接而成的延迟电路，该逆变器包括一对第一 FET，分别具有第一导电型的沟道，并且一个第一 FET的漏极和另一个第一 FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一 FET的源极上施加有第一电位，且所述另一个第一 FET的漏极与输出点连接；及一对第二 FET，相互具有第二导电型的沟道，并且一个第二 FET的漏极和另一个第二 FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二 FET的源极上施加有第二电位，且所述另一个第二 FET的漏极与所述输出点连接；所述逆变器还包括第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加 FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加FET的栅极连接；第五附加FET，其在所述输出点处于所述第一电位的状态时， 将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加FET的栅极连接。本发明的半导体集成装置中的逆变器，其输出使输入信号的电平反转的信号，该逆变器具有一对第一 FET，分别具有第一导电型的沟道，并且一个第一 FET的漏极和另一个第一 FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一 FET的源极上施加有第一电位，且所述另一个第一 FET的漏极与输出点连接；一对第二 FET，相互具有第二导电型的沟道，并且一个第二 FET的漏极和另一个第二 FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二FET的源极上施加有第二电位，且所述另一个第二FET的漏极与所述输出点连接；第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加FET的栅极连接；第五附加FET，其在所述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加 FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；以及第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加FET的栅极连接。在本发明中，在为了使逆变器具有滞后特性，而在其输出处于高电位时对逆变器的低电位部施加电源电位，而在输出处于低电位时对逆变器的高电位部施加接地电位之际，为了抑制延迟时间的变动，设置了作为上述的电源电位或者接地电位的供给源的晶体管。此时，为了使这样的晶体管总是处于导通状态，而并非直接对该晶体管的栅极端子施加电源电位或者接地电位，而是经由两级晶体管来施加电源电位或者接地电位。从而，即使在发生静电放电的情况下，也不存在作为电源电位或者接地电位的供给源的晶体管被破坏的担心。而且，为了使逆变器具有滞后特性而对其高电位部以及低电位部分别施加电源电位、 接地电位时，由于在电路内没有直流电流流过，因此能够实现低耗电化。
图1是显示根据本发明的延迟电路的结构的电路图。图2是显示图1中延迟电路所包含的逆变器单体的延迟特性的时序图。图3是显示图1所示的延迟电路的延迟动作的时序图。图4是显示各环境温度(高温、低温)下的逆变器单体的延迟特性的时序图。附图标记的说明ClOO 滞后逆变器电路ClOl 电源电位施加电路C102 接地电位施加电路
具体实施方式
在本发明中，作为半导体集成装置中的延迟电路的逆变器，采用具备如下所述的高电位部以及低电位部的逆变器。即，低电位部具有将各自的源极端子以及漏极端子在第一公共连接点(CLl)连接在一起的一对FET(MN21、丽22)。高电位部具有将各自的源极端子以及漏极端子在第二公共连接点(CU)连接在一起的一对FET(MP21、MP22)。此时，通过如下方式使逆变器的动作具有滞后特性，即一方面在逆变器输出处于高电位状态的情况下，对上述第一公共连接点施加电源电位，另一方面在处于低电位状态的情况下，对上述第二公共连接点施加接地电位。而且，为了抑制延迟时间伴随着制造上的偏差或者环境温度变化而发生变动，设置FET(MP41、MN41)作为上述的电源电位或者接地电位的供给源。此时，为了使这样的FET(MP41、MN41) —直为导通状态，对其栅极端子经由两级FET (MP12以及 MN42、丽12以及MP42)施加接地电位或者电源电位。实施例图1是显示根据本发明的半导体集成装置中的延迟电路的结构的图。如图1所示，该延迟电路是串联连接有分别具有滞后作用的逆变器Cl C4而成的电路。逆变器Cl C4具有相同的内部结构，分别具有滞后逆变器电路ClOO(以下，称为 HS逆变器电路C100)、电源电位施加电路ClOl以及接地电位施加电路C102。HS逆变器电路ClOO由成为逆变器的高电位生成部的ρ沟道MOSGnetal-oxide semiconductor 金属氧化物半导体)型FET (Field effect transistor 场效应晶体管) 和成为低电位生成部的η沟道MOS型FET构成，其中ρ沟道MOS型FET为晶体管ΜΡ21以及 ΜΡ22，η沟道MOS型FET为晶体管ΜΝ21以及ΜΝ22。晶体管ΜΡ21、ΜΡ22、ΜΝ21以及ΜΝ22各自的栅极端子与输入线Ll连接。晶体管ΜΡ21的源极端子经由电阻RPl被施加电源电位VDD， 其漏极端子与晶体管ΜΡ22的源极端子连接。晶体管ΜΝ21的源极端子经由电阻RNl被施加接地电位GND，其漏极端子与晶体管丽22的源极端子连接。晶体管ΜΡ22以及丽22各自的漏极端子连接着输出线L2。根据这样的结构，在HS逆变器电路C100中，经由输入线Ll供给的信号是与电源电位VDD对应的高电位的电平的情况下，晶体管ΜΡ21、ΜΡ22、ΜΝ21以及丽22中的丽21以及丽22变成导通状态，向输出线L2施加接地电位GND。此外，经由输入线Ll供给的信号是与接地电位GND对应的低电位的电平的情况下，这些晶体管ΜΡ21、ΜΡ22、ΜΝ21以及ΜΝ22中的 ΜΡ21以及ΜΡ22变成导通状态，向输出线L2施加电源电位VDD。S卩，HS逆变器电路C100在经由输入线Ll供给了高电位(VDD)的信号，即与逻辑电平1对应的信号的情况下，使其反转为逻辑电平0、即反转为低电位(GND)的信号而向输出线L2送出。另一方面，在供给了低电位(GND)的信号、即与逻辑电平0对应的信号的情况下，HS逆变器电路C100使其反转为逻辑电平1，即反转为高电位(VDD)的信号而向输出线L2送出。电源电位施加电路ClOl分别由作为ρ沟道MOS型FET的晶体管的ΜΡ41以及ΜΡ42， 和作为η沟道MOS型FET的晶体管丽11以及丽12构成。晶体管ΜΡ42的源极端子上施加了电源电位VDD，其栅极端子以及漏极端子都与晶体管ΜΝ12的栅极端子连接。晶体管ΜΝ12的源极端子上施加了接地电位GND，其漏极端子与晶体管ΜΡ41的栅极端子连接。晶体管ΜΡ41 的源极端子上施加了电源电位VDD，其漏极端子与晶体管MNll的漏极端子连接。即，根据上述结构，晶体管ΜΡ41、ΜΡ42以及丽12变成一直导通的状态。由此，经由晶体管ΜΡ41电源电位VDD —直会施加到晶体管丽11的漏极端子上。晶体管丽11的栅极端子与输出线L2连接，其源极端子连接在连接点CLl上，该连接点CLl将HS逆变器电路ClOO的晶体管丽21 的漏极端子以及晶体管MN22的源极端子彼此连接。根据这样的结构，在电源电位施加电路ClOl中，仅在上述的HS逆变器电路ClOO 将高电位(VDD)的信号向输出线L2送出的情况下，晶体管丽11才会变成导通状态。由此， 电源电位施加电路ClOl将电源电位VDD经由晶体管MP41以及丽11施加到将HS逆变器电路ClOO的晶体管丽21与丽22彼此进行连接的连接点CLl上。接地电位施加电路C102分别由作为ρ沟道MOS型FET的晶体管MPll以及MP12， 和作为η沟道MOS型FET的晶体管ΜΝ41以及ΜΝ42构成。晶体管ΜΝ42的源极端子上施加了接地电位GND，其栅极端子以及漏极端子皆与晶体管ΜΡ12的栅极端子连接。晶体管ΜΡ12的源极端子上施加了电源电位VDD，其漏极端子与晶体管ΜΝ41的栅极端子连接。晶体管ΜΝ41 的源极端子上施加了接地电位GND，其漏极端子与晶体管MPll的漏极端子连接。即，根据上述结构，晶体管ΜΝ41、ΜΝ42以及ΜΡ12变成一直导通的状态。由此，经由晶体管ΜΝ41接地电位GND—直会施加到晶体管MPll的漏极端子。晶体管MPll的栅极端子与输出线L2连接， 其源极端子连接在连接点CL2上，该连接点CL2将HS逆变器电路ClOO的晶体管ΜΡ21的漏极端子与晶体管ΜΡ22的源极端子彼此进行连接。根据这样的结构，在接地电位施加电路C102中，仅在上述的HS逆变器电路ClOO 将低电位(GND)的信号向输出线L2送出的情况下，晶体管MPll才会变成导通状态。由此， 接地电位施加电路C102将接地电位GND经由晶体管ΜΝ41以及MPl 1，施加到将HS逆变器电路ClOO的晶体管ΜΡ21与ΜΡ22彼此进行连接的连接点CL2上。下面，对由如上所述的HS逆变器电路C100、电源电位施加电路ClOl以及接地电位施加电路C102构成的逆变器C单体的动作进行说明。在逆变器C中，如图2所示，在输入信号的电平的上升部中，在该电平达到第一阈值Tl的时刻tl，输出信号的电平开始降低，另一方面，在输入信号的电平的下降部中，在该电平达到第二阈值T2的时刻t2，输出信号的电平开始上升。S卩，首先，在输入信号的上升部之前，HS逆变器电路ClOO将高电位(VDD)的信号向输出线L2送出，因此电源电位施加电路ClOl的晶体管丽11变成导通状态。由此，在此期间，电源电位VDD经由丽11施加到将HS逆变器电路ClOO的晶体管丽21与丽22彼此进行连接的连接点CLl上。因此，此后，若在输入信号的上升部中，被施加到晶体管丽21的栅极端子的电压超过该丽21本身的阈值，则丽21变成导通状态。由此，形成由MP41、丽11以及丽21各自的导通电阻、与电阻RNl构成的分压电路，基于电源电位VDD所生成的高电位根据该分压电路而被施加到晶体管MN22的源极端子上。于是，在反向栅偏置效应的作用下，晶体管丽22的有效阈值变高，从而使逆变器的阈值变高。从而，在HS逆变器电路ClOO中，在输入信号的上升部中其信号电平超过了上述第一阈值Tl时，判定为施加了与逻辑电平1对应的高电位，从而为了使输出信号的电平反转而使该信号电平降低。另一方面，在输入信号的下降部之前，HS逆变器电路ClOO将低电位(GND)的信号向输出线L2送出，因此接地电位施加电路C102的晶体管MPll变成导通状态。从而，在此期间，接地电位GND经由MPll施加到将HS逆变器电路ClOO的晶体管MP21与MP22彼此进行连接的连接点CL2上。因此，此后，若在输入信号的下降部中，被施加到晶体管MP21的栅极端子的电压在该MP21本身的阈值以下，则MP21变成导通状态。由此，形成由MN41、MP11 以及MP21各自的导通电阻、与电阻RPl构成的分压电路，基于接地电位GND所生成的低电位根据该分压电路而被施加到晶体管MP22的源极端子上。于是，在反向栅偏置效应的作用下，晶体管MP22的有效阈值变低，从而使逆变器的阈值变低。由此，在HS逆变器电路ClOO 中，在输入信号的下降部中其信号电平在上述第二阈值T2以下时，判定为施加了与逻辑电平0对应的低电位，从而为了使输出信号的电平反转而使该信号电平上升。S卩，逆变器C使得在输入信号的电平从接地电位GND的状态(逻辑电平0)上升的上升部中，从其电平达到了第一阈值Tl的时刻tl起，使维持在电源电位VDD的状态(逻辑电平1)的输出信号的电平降低，直到到达接地电位GND的状态(逻辑电平0)为止；另一方面，如图2所示，在输入信号的电平从电源电位VDD的状态(逻辑电平1)下降的下降部中，从其电平达到第二阈值T2 (Tl > T2)的时刻t2起，使输出信号的电平上升，直到到达电源电位VDD的状态(逻辑电平1)为止。因此，如图2所示，逆变器C使得在输入信号的上升部中，使得延迟了延迟时间 dlyl的量的时间之后，为了使其电平反转而使输出信号的电平降低；另一方面，在输入信号的下降部中，使得延迟了延迟时间dly2的量的时间之后，为了使其电平反转而使输出信号的电平上升。此时，如图2所示，第一阈值Tl与第二阈值T2之差为滞后的宽度Ah，该滞后宽度Ah越宽延迟时间dlyl、dly2就变得越长。此外，该滞后宽度Ah是在电源电位施加电路ClOl的晶体管丽11及MP41、和接地电位施加电路C102的晶体管MPll及丽41各自的漏极电流越大时会变得越宽。由此，能够根据晶体管丽11、MP41、MN41以及MPll各自的漏极电流值，将逆变器C的延迟时间dlyl、dly2设定为任意的延迟时间。并且，根据HS逆变器电路ClOO中设置的电阻RPl以及RNl的电阻值，也能够设定任意的延迟时间dlyl、dly2。 即，越升高电阻RPl以及RNl的电阻值，则会使伴随着输出信号的时间经过的电平转移变得越缓慢，因此延迟时间dlyl、dly2变长。另一方面，越降低电阻RPl以及RNl的电阻值，则会使伴随着输出信号的时间经过的电平转移变得急剧，因此延迟时间dlyl、dly2变短。如此，根据电阻RPl以及RNl来设定延迟时间dlyl、dly2之时，与根据晶体管的漏极电流来设定延迟时间dlyl、dly2之时相比，制造偏差的影响较小，因此能够高精度地设定为所需的延迟时间dlyl、dly2。图1所示的延迟电路为如下所述的电路，即，通过将如上所述的分别具有延迟时间dlyl、dly2的四个逆变器Cl C4进行串联连接，而如图3所示，使输入信号IN延迟了 2Xdlyl+2Xdly2程度的延迟时间之后进行输出(OUT)。而且，串联连接的逆变器C的级数并不局限于4级，可以是2级以上，或者也可以仅为1级。总之，由于延迟时间的变化与逆变器C的级数成正比，因此只要串联连接能够得到所需的延迟时间的级数的逆变器C即可。在此，在MOS结构的半导体集成装置中，众所周知其动作速度根据环境温度而发生变化。例如，在环境温度较低的情况下，向逆变器C供给具有如图4的㈧所示的波形的输入信号，在环境温度较高的情况下供给具有如图4的(C)所示的波形的输入信号。即，如图4的(A)以及图4的(C)所示，在环境温度较高的情况下相比较低的情况，输入信号的上升部以及下降部的电平转移变缓慢。
在此，在环境温度较低的情况下，晶体管MP41以及丽11的导通电阻降低，因此晶体管丽22的源极端子的电位升高。另一方面，在环境温度较高的情况下，晶体管MP41以及丽11的导通电阻升高，因此晶体管丽22的源极端子的电位降低。因此，针对输入信号的上升部的逆变器C的第一阈值Tl，与如图4的㈧所示的环境温度较低的情况相比，在如图4 的(C)所示的环境温度较高的情况下变低。同样地，在环境温度较低的情况下，晶体管MN41以及MPll的导通电阻降低，因此晶体管MP22的源极端子的电位降低。另一方面，在环境温度较高的情况下，晶体管MN41以及MPll的导通电阻升高，因此晶体管MP22的源极端子的电位升高。由此，针对输入信号的下降部的逆变器C的第二阈值T2，与如图4的㈧所示的环境温度较低的情况相比，在如图 4的(C)所示的环境温度较高的情况下变高。即，如图4所示，环境温度较高时的滞后宽度 Ati2变得比环境温度较低时的滞后宽度Ah1还小。在环境温度较高的情况下，与较低时相比，输入信号的上升部以及下降部的电平转移变得缓慢而增加延迟时间，但环境温度变得越高滞后宽度Ah就会变得越小，因此能够抑制延迟时间的增加量。由此，能够抑制在低温时基于如图4的(A)所示的输入信号而得到的如图4的(B)所示的输出信号的延迟时间dly2、与在高温时基于如图4的(C)所示的输入信号而得到的如图4的(D)所示的输出信号的延迟时间dly2之差。如此，在逆变器C中，利用晶体管MP41、丽11、MN41以及MPll的导通电阻根据环境温度而发生变化的特性，进行自我调整以使无论环境温度如何变化延迟时间都能维持恒定。而且，根据如图1所示的逆变器C的结构，即使随着制造上的偏差，或者电源电位 VDD的变动而在晶体管的漏极电流上产生了偏差，也能够抑制该延迟时间的变动量。即，在晶体管的漏极电流小于规定值的情况下，也与如图4所示的环境温度较高时同样地，输出信号的上升部以及下降部的电平转移变得缓慢，从而延迟时间增加。然而，如上所述，晶体管的漏极电流变得越大则滞后宽度Ah变得越窄，因此在抑制该延迟时间增加的方向上起到作用。因此，在逆变器C中，无论晶体管的漏极电流变动与否，都能够抑制其延迟时间。另外，在逆变器C中，为了在电源电位施加电路ClOl中将作为电源电位VDD的供给源的晶体管MP41固定为导通状态，不直接对其栅极端子施加接地电位GND，而是如图1所示经由晶体管MP42以及丽12将接地电位GND施加到MP41的栅极端子上。此外，为了在接地电位施加电路C102中将作为接地电位GND的供给源的晶体管MN41固定为导通状态，不直接对其栅极端子施加电源电位VDD，而是如图1所示将电源电位VDD经由晶体管MN42以及MP12施加到MN41的栅极端子上。由此，在产生了静电放电的情况下，也能够避免来自晶体管MP41以及MN41各自的栅极端子上的静电破坏。在如图1所示的电源电位施加电路ClOl以及接地电位施加电路C102中，由于不存在一直是直流电流流过而大量消耗电流的元件，因此能够实现低耗电化。
权利要求
1.一种半导体集成装置中的延迟电路，其特征在于，该延迟电路是多个逆变器相互进行级联连接而成的延迟电路，该逆变器包括一对第一 FET，分别具有第一导电型的沟道，并且一个第一 FET的漏极和另一个第一 FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一 FET的源极上施加有第一电位，且所述另一个第一 FET的漏极与输出点连接；及一对第二 FET，相互具有第二导电型的沟道，并且一个第二 FET的漏极和另一个第二 FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二 FET的源极上施加有第二电位，且所述另一个第二 FET的漏极与所述输出点连接；所述逆变器还包括第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加 FET的栅极连接；第五附加FET，其在所述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加 FET的栅极连接。
2.根据权利要求1所述的半导体集成装置中的延迟电路，其特征在于，所述一对第一FET中的所述一个第一FET的源极上经由第一电阻而施加有所述第一电位，所述一对第二 FET中的所述一个第二 FET的源极上经由第二电阻施加有所述第二电位。
3.根据权利要求1或2所述的半导体集成装置中的延迟电路，其特征在于，所述第一附加FET、所述第三附加FET、所述第六附加FET以及所述第八附加FET分别具有所述第一导电型的沟道；所述第二附加FET、所述第四附加FET、所述第五附加FET以及所述第七附加FET分别具有所述第二导电型的沟道。
4.一种半导体集成装置中的逆变器，其输出使输入信号的电平反转的信号，其特征在于，该逆变器具有一对第一 FET，分别具有第一导电型的沟道，并且一个第一 FET的漏极和另一个第一 FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一 FET的源极上施加有第一电位，且所述另一个第一 FET的漏极与输出点连接；一对第二 FET，相互具有第二导电型的沟道，并且一个第二 FET的漏极和另一个第二 FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二 FET的源极上施加有第二电位，且所述另一个第二 FET的漏极与所述输出点连接；第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加 FET的栅极连接；第五附加FET，其在所述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；以及第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加 FET的栅极连接。
5.根据权利要求4所述的半导体集成装置中的逆变器，其特征在于，所述一对第一 FET中的所述一个第一 FET的源极上经由第一电阻施加有所述第一电位，所述一对第二 FET中的所述一个第二 FET的源极上经由第二电阻施加有所述第二电位。
6.根据权利要求4或5所述的半导体集成装置中的逆变器，其特征在于，所述第一附加FET、所述第三附加FET、所述第六附加FET以及所述第八附加FET分别具有所述第一导电型的沟道；所述第二附加FET、所述第四附加FET、所述第五附加FET以及所述第七附加FET分别具有所述第二导电型的沟道。
全文摘要
本发明提供一种半导体集成装置中的延迟电路以及逆变器，对静电放电的耐受性强，且能够以低耗电抑制延迟时间的偏差。作为半导体集成装置中的延迟电路的逆变器，采用具有如下的高电位部以及低电位部的逆变器。低电位部具有将各自的源极端子以及漏极端子在第一公共连接点连接在一起的一对FET；高电位部具有将各自的源极端子以及漏极端子在第二公共连接点连接在一起的一对FET。在逆变器输出处于高电位状态时，向第一公共连接点施加电源电位；在处于低电位状态时，向上述第二公共连接点施加接地电位，从而使逆变器具有滞后特性。为了抑制延迟时间随着制造上的偏差或者环境温度的变化而发生变动，设置作为电源电位或者接地电位的供给源的FET。此时，为了使这样的FET一直处于导通状态，而经由两级FET向其栅极端子施加接地电位或者电源电位。
文档编号H01L27/088GK102544006SQ20111028725
公开日2012年7月4日 申请日期2011年9月15日 优先权日2010年10月4日
发明者富田敬 申请人:Oki半导体株式会社