专利名称：具有双金属栅的cmos器件及其制造方法
技术领域：
本发明涉及半导体领域，更具体地涉及一种具有双金属栅的CMOS器件及其制造方法。
背景技术：
从45nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，为抑制短沟道效应，栅绝缘介质层的有效氧化层厚度(EOT)必需同步减少，然而超薄的常规氧化层或氮化氧化层产生严重的栅漏电，因此poly-Si/SiON体系不再适用。高K材料的界面与内部极化电荷导致器件的阈值调节困难，poly-Si与高K结合产生的费米能级钉扎效应不能适用于MOS器件的阈值调节，所以栅电极必需应用不同金属材料来调节器件阈值。对于不同MOS器件的阈值调节，比如NMOS与PMOS器件需要不同功函数的金属电极。可采用单一金属后工艺调节方法，然而调节范围有限；最优工艺方法是采用不同金属材料的栅电极，NMOS需要导带金属，PMOS需要价带金属。图1-6示出了在CMOS集成工艺的现有技术中PMOS与NMOS集成具有不同功函数的金属材料的步骤所形成的器件结构的横截面图。以常规工艺提供如图1所示的初始结构10。初始结构10包括半导体衬底100，在该半导体衬底中形成的PMOS器件和NMOS器件。其中PMOS器件和NMOS器件包括各自的沟道，在沟道上方形成的栅堆叠(分别包括由氧化物、氮氧化物或者高K介电材料形成的栅绝缘层105AU05B ;牺牲栅110AU10B)，围绕栅堆叠的侧墙，在侧墙下方的源漏极延伸区，形成在侧墙两侧的源/漏极(S/D)，形成在源/漏极上的硅化物接触(未示出)以及侧墙两侧的层间介电层115。另外，各MOS器件还可以用隔离区彼此隔开，隔离区例如是沟槽隔离(STI)或场隔离区，隔离区材料可以是具有应力的材料或无应力的材料。去除牺牲栅110A、110B。在优选实施例中，由于上述去除工艺可能对下面的栅绝缘层造成损伤，同时去除栅绝缘层105AU05B并重新制作栅绝缘层105AU05B。随后沉积NMOS功函数调节层120，如图2所示。其中去除牺牲栅的方法包括但不限于刻蚀工艺。沉积工艺包括但不限于化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，还可以利用任何上述工艺的组合而形成。另外，在本实施例中，先沉积NMOS功函数调节层，但本领域技术人员认识到的那样，也可以先沉积PMOS功函数调节层。利用掩膜，去除PMOS器件上的NMOS功函数调节层120，接着沉积PMOS功函数调节层125，如图3所示。其中去除NMOS功函数调节层的方法包括但不限于刻蚀工艺。沉积工艺包括但不限于化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，还可以利用任何上述工艺的组合而形成。此时，NMOS功函数调节层120上存在PMOS功函数调节层125。沉积填充金属层130，如图4所示。沉积工艺包括但不限于化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，还可以利用任何上述工艺的组合而形成。平坦化所述填充金属层130、PM0S功函数调节层125以及NMOS功函数调节层120，直到与层间介电层115表面齐平,如图5所不。接着，经过其他公知的步骤，例如在源/漏极以及栅堆叠顶面形成另一层间介电层135以用于接触，形成金属接触140从而形成如图6所示的MOS器件。在任何情况下，为了不模糊本发明的本质，本领域技术人员可参照其他公开文献和专利来了解这些步骤的细节。在上述常规工艺中，去除PMOS器件上的NMOS功函数调节层的步骤易造成对PMOS器件的栅绝缘层105A的损伤。虽然可以加入刻蚀阻挡层，但这会造成工艺复杂度提高，以及金属栅调节器件阈值能力的削弱。另外，在NMOS器件中，在后沉积的PMOS功函数调节层125沉积在NMOS功函数调节层120上，对NMOS器件的阈值调节有负面影响。考虑到上述原因，对于CMOS器件仍然需要一种新的制造方法以及器件，其能够克服上面所述的损伤和负面影响。
发明内容
本发明一方面提供一种具有双金属栅的CMOS器件,包括:半导体衬底；形成在衬底上的第一类型MOS器件和导电类型相反的第二类型MOS器件，其中所述第一类型MOS器件和第二类型MOS器件分别包括:第一沟道和第二沟道；形成在第一沟道上的第一栅堆叠以及形成在第二沟道上的第二栅堆叠；围绕第一栅堆叠的第一侧墙以及围绕第二栅堆叠的第二侧墙；以及形成在第一侧墙两侧的第一源/漏极以及形成在第二侧墙两侧的第二源/漏极；其中所述第一栅堆叠由第一栅绝缘层和在所述第一栅绝缘层上形成的、适用于第一类型MOS器件的第一功函数调节层以及被所述第一功函数调节层从底部和侧面围绕的第一填充金属构成，并且所述第二栅堆叠由第二栅绝缘层和在所述第二栅绝缘层上形成的、适用于第二类型MOS器件的第二功函数调节层以及被所述第二功函数调节层从底部和侧面围绕的第二填充金属构成。本发明的另一方面提供一种具有双金属栅的CMOS器件的制造方法，包括步骤: 提供初始结构，包括半导体衬底，在该半导体衬底上形成的第一类型MOS器件和导电
类型相反的第二类型MOS器件，其中所述第一类型MOS器件和第二类型MOS器件分别包括第一沟道和第二沟道，形成在第一沟道上的第一栅堆叠和形成在第二沟道上的第二栅堆叠，围绕第一栅堆叠的第一侧墙和围绕第二栅堆叠的第二侧墙以及形成在第一侧墙两侧的第一源/漏极和形成在第二侧墙两侧的第二源/漏极，其中所述第一栅堆叠由第一栅绝缘层和在所述第一栅绝缘层上形成的第一牺牲栅构成，并且所述第二栅堆叠由第二栅绝缘层和在所述第二栅绝缘层上形成的第二牺牲栅构成；去除第一牺牲栅和第二牺牲栅；使用掩膜掩蔽第二类型MOS器件；沉积适用于第一类型MOS器件的第一功函数调节层；去除所述掩膜，从而所述掩膜上的第一功函数调节层被剥离；使用另一掩膜掩蔽第一类型MOS器件；沉积适用于第二类型MOS器件的第二功函数调节层；去除所述另一掩膜，从而所述掩膜上的第二功函数调节层被剥离；以及沉积填充金属层并平坦化。根据本发明所述的方法和器件，不存在常规工艺中的从栅绝缘层上去除相反类型的功函数调节层的步骤，从而不会对栅绝缘层造成损伤。另外，在NMOS/PMOS功函数调节层上不存在PMOS/NMOS功函数调节层，从而不会对NMOS/PMOS器件的阈值调节产生负面影响。
为了更好地理解本发明并且示出如何使其生效，现在将通过示例来参考附图，其中:
图1-6示出了根据现有技术的在PMOS与NMOS中集成具有不同功函数的金属材料的步骤所形成的器件结构的横截面图；以及
图7-15示出了根据本发明的在PMOS与NMOS中集成具有不同功函数的金属材料的步骤所形成的器件结构的横截面图。
具体实施例方式下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。图7-15示出了根据本发明的在PMOS与NMOS中集成具有不同功函数的金属材料的步骤所形成的器件结构的横截面图。提供如图7所示的初始结构20。初始结构20包括半导体衬底200，在该半导体衬底中形成的PMOS器件和NMOS器件。其中PMOS器件和NMOS器件包括各自的沟道，在沟道上方形成的栅堆叠(分别包括由氧化物、氮氧化物或者高K介电材料形成的栅绝缘层205A、205B ;牺牲栅210A、210B)，围绕栅堆叠的侧墙，在侧墙下方的源漏极延伸区，在侧墙两侧的源/漏极(S/D)，形成在源/漏极上的硅化物接触(未示出)以及侧墙两侧的层间介电层215。另外，各MOS器件还可以用隔离区彼此隔开，隔离区例如是沟槽隔离(STI)或场隔离区，另外隔离区材料可以是具有应力的材料或无应力的材料。可选地，可以在栅堆叠两侧的S/D区中嵌入常规的应力结构(图中未示出)。对于NMOS器件，例如为嵌入S/D区中的SiC (e-SiC)结构或可由任何未来技术形成的向沟道提供张应力的结构。对于PMOS器件，例如为嵌入S/D区中的SiGe (e_SiGe)结构或可由任何未来技术形成的向沟道提供压应力的结构。可选地，还可以在形成层间介电层215之前在已形成器件结构的顶部上形成应力衬里(未示出)，并在形成层间介电层215之后随同层间介电层215 —起被平坦化直到露出牺牲栅210A、210B表面。取决于MOS器件的类型，该衬里可对栅堆叠下方的沟道区域施加相应的应力。应力衬里可以为氮化物或氧化物衬里。然而，本领域技术人员应理解，应力衬里不限于氮化物或氧化物衬里，也可使用其它的应力衬里材料。形成应力衬里的方法包括但不限于等离子体增强化学气相沉积(PECVD)工艺。
形成栅绝缘层205A、205B的材料包括但不限于HfO2, HfSiOx, HfSiON, HfAlOx,HfTaOx, HfLaOx, HfAlSiOx, HfLaSiOx 等；稀土基高 K 介质材料 ZrO2, La2O3, LaAlO3, TiO2, Y2O3等；以及SiO2, SiON，Si3N4, Al2O3等。栅绝缘层205A、205B的材料可以相同也可以不同。所述栅绝缘层可以通过沉积工艺形成，例如化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，所述栅绝缘层还可以利用任何上述工艺的组合而形成。牺牲栅210A、210B例如由多晶硅或本领域公知的其他材料制成，其材料可以相同也可以不同。去除牺牲栅210A、210B，形成两个开口，如图8所示。去除牺牲栅的方法包括但不限于刻蚀工艺，包括湿法刻蚀或诸如反应离子刻蚀(RIE)的干法刻蚀。由于上述刻蚀工艺可能对下面的栅绝缘层205A、205B造成损伤，所以，优选地，同时去除栅绝缘层205A、205B并重新制作新的栅绝缘层205A、205B。新的栅绝缘层205A、205B的材料包括但不限于 HfO2, HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx, HfAlSiOx, HfLaSiOx 等；稀土基高 K 介质材料 ZrO2, La2O3, LaAlO3, TiO2, Y2O3 等；以及 SiO2, SiON, Si3N4, Al2O3 等。栅绝缘层205A、205B的材料可以相同也可以不同。在PMOS器件上形成掩膜层218。形成掩膜层可以通过在上述结构上旋涂光致抗蚀剂(PR)或其他有机物，并图案化以去除NMOS器件上的PR或其他有机物，从而仅留下PMOS器件上的PR或其他有机物。接着，在上述结构上形成NMOS功函数调节层，使得功函数< 4.5eV，如图9所示。功函数彡4.5eV的NMOS功函数调节层例如是利用低温CVD、低温PECVD、低温ALD、溅射或其他类似沉积工艺形成的导带金属，例如Ti，Ta, TiN, TaN, Si, TiSi, TaSi, Mo, MoSi, TiSiN, TaS
iN之一和/或其组合和/或其多层结构。去除PMOS器件上的掩膜层218，掩膜层218上的NMOS功函数调节层220也被一并去除，如图10所示。例如通过剥离PMOS器件上的PR或其他有机物，使得PR或其他有机物上的NMOS功函数调节层220也被一并剥离，从而留下NMOS器件上的NMOS功函数调节层220。在NMOS器件上形成另一掩膜层222，如图11所示。形成掩膜层222可以通过在图10所示的结构上旋涂光致抗蚀剂(PR)或其他有机物，并图案化以去除PMOS器件上的PR，从而仅留下NMOS器件上的PR或其他有机物。接着，在上述结构上形成PMOS功函数调节层225，使得其功函数彡4.5eV，如图12所示。功函数彡4.5eV的PMOS功函数调节层例如为利用低温CVD、低温PECVD、低温ALD、溅射或其他类似沉积工艺形成的价带金属，例如Ni，Pt, Ir, Ru,富Ti的TiN，富Ta的TaN, Mo, MoN之一和/或其组合和/或其多层结构。去除NMOS器件上的掩膜层222，掩膜层222上的PMOS功函数调节层225也被一并去除，如图13所示。例如通过剥离NMOS器件上的PR或其他有机物，使得PR或其他有机物上的PMOS功函数调节层225也被一并剥离，从而留下PMOS器件上的PMOS功函数调节层225。沉积填充金属层230。填充金属层230的材料例如为Al，W，Cu之一或其组合物。沉积工艺包括但不限于化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，还可以利用任何上述工艺的组合而形成。平坦化所述填充金属层230、PM0S功函数调节层225以及NMOS功函数调节层220，直到露出层间介电层215表面,如图14所不。优选地，在功函数调节层220、225和填充金属层230之间还可以形成阻挡层(图中未示出)。所述阻挡层的材料例如为TiN，TaN, WN之一或其组合物。另外，阻挡层的材料与填充金属层的材料也可以相同。阻挡层可以抑制功函数调节层和填充金属层中的不同元素的相互扩散，提高表面金属材料的功函数稳定性；同时提高填充金属层与栅结构的粘附性。接着，经过其他公知的步骤，例如在源/漏极以及栅堆叠顶面形成另一层间介电层235以用于接触，形成金属接触240从而形成如图15所示的MOS器件。在任何情况下，为了不模糊本发明的本质，本领域技术人员可参照其他公开文献和专利来了解这些步骤的细节。根据本发明所述的方法和器件，不存在常规工艺中的从栅绝缘层上去除相反类型的功函数调节层的步骤，从而不会对栅绝缘层造成损伤。另外，在NM0S/PM0S功函数调节层上不存在PM0S/NM0S功函数调节层，从而不会对NM0S/PM0S器件的阈值调节产生负面影响。本发明的独立调节功函数双金属栅集成方法可以应用于应变Si，SiGe, Ge, 111-V,石墨烯(graphene) , I1-VI等材料作为半导体沟道材料的器件上。本发明的独立调节功函数双金属栅集成方法可以应用于鳍形场效应晶体管(FinFET)，三栅(Tr1-Gate)晶体管，纳米线等器件结构。以上所述仅是本发明的较佳实施例，并非对本发明作任何限制。例如，虽然实施例描述了先沉积NMOS功函数调节层的步骤。但是对于本领域技术人员来说显而易见的是可以先沉积PMOS功函数调节层。这时，某些工艺顺序被修改。因此，在不脱离本发明技术方法的原理和随附权利要求书所保护范围的情况下，可以对本发明作出各种修改、变化。
权利要求
1.一种具有双金属栅的CMOS器件,包括: 半导体衬底； 包括第一栅堆叠的第一类型MOS器件和导电类型相反的、包括第二栅堆叠的第二类型MOS器件，所述第一类型MOS器件和第二类型MOS器件形成在衬底上； 其中所述第一栅堆叠由第一栅绝缘层和在所述第一栅绝缘层上形成的、适用于第一类型MOS器件的第一功函数调节层以及被所述第一功函数调节层从底部和侧面围绕的第一填充金属层构成，并且所述第二栅堆叠由第二栅绝缘层和在所述第二栅绝缘层上形成的、适用于第二类型MOS器件的第二功函数调节层以及被所述第二功函数调节层从底部和侧面围绕的第二填充金属构成。
2.如权利要求1所述的CMOS器件，其中所述第一栅堆叠还包括第一功函数调节层和第一填充金属层之间形成的第一阻挡层，并且所述第二栅堆叠还包括第二功函数调节层和第二填充金属层之间形成的第二阻挡层。
3.如权利要求1或2所述的CMOS器件，其中所述第一类型器件为匪OS，第二类型器件为 PMOS。·
4.如权利要求3所述的CMOS器件，其中第一功函数调节层由导带金属形成，并且第二功函数调节层由价带金属形成。
5.如权利要求4所述的CMOS器件，其中所述导带金属的功函数<4.5eV,并且所述价带金属的功函数彡4.5eVo
6.如权利要求5所述的CMOS器件，其中所述导带金属为Ti，Ta，TiN，TaN,Si，TiSi,TaSi, Mo, MoSi, TiSiN, TaSiN之一和/或其组合和/或其多层结构，并且价带金属为Ni, Pt, Ir, Ru,富Ti的TiN,富Ta的TaN, Mo, MoN之一和/或其组合和/或其多层结构。
7.如权利要求1所述的CMOS器件，其中所述填充金属层的材料为Al，W，Cu之一或其组合物。
8.如权利要求2所述的CMOS器件，其中所述阻挡层的材料为TiN，TaN7WN之一或其组合物。
9.一种具有双金属栅的CMOS器件的制造方法，包括步骤: 提供半导体衬底； 在所述半导体衬底上形成包括第一栅堆叠的第一类型MOS器件和导电类型相反的、包括第二栅堆叠的第二类型MOS器件，其中所述第一栅堆叠由第一栅绝缘层和在所述第一栅绝缘层上形成的第一牺牲栅构成，并且所述第二栅堆叠由第二栅绝缘层和在所述第二栅绝缘层上形成的第二牺牲栅构成； 去除第一牺牲栅和第二牺牲栅； 使用掩膜掩蔽第二类型MOS器件； 沉积适用于第一类型MOS器件的第一功函数调节层； 去除所述掩膜，从而所述掩膜上的第一功函数调节层被剥离； 使用另一掩膜掩蔽第一类型MOS器件； 沉积适用于第二类型MOS器件的第二功函数调节层； 去除所述另一掩膜，从而所述掩膜上的第二功函数调节层被剥离；以及 沉积填充金属层并平坦化。
10.如权利要求9所述的方法，还包括在第一功函数调节层和第一填充金属层之间形成第一阻挡层以及在第二功函数调节层和第二填充金属层之间形成第二阻挡层。
11.如权利要求9或10所述的CMOS器件，其中所述第一类型器件为NMOS，第二类型器件为PMOS。
12.如权利要求11所述的CMOS器件，其中第一功函数调节层由导带金属形成，并且第二功函数调节层由价带金属形成。
13.如权利要求12所述的CMOS器件，其中利用低温CVD、低温PECVD或低温ALD形成所述导带金属，使其功函数< 4.5eV，并且形成所述价带金属，使其功函数彡4.5eV。
14.如权利要求13所述的CMOS器件，其中导带金属为Ti，Ta,TiN, TaN, Si, TiSi,TaSi, Mo, MoSi, TiSiN, TaSiN之一和/或其组合和/或其多层结构，并且价带金属为Ni, Pt, Ir, Ru,富Ti的TiN,富·Ta的TaN, Mo, MoN之一和/或其组合和/或其多层结构。
15.如权利要求9所述的CMOS器件，其中所述填充金属层的材料为Al，W，Cu之一或其组合物。
16.如权利要求10所述的CMOS器件，其中所述阻挡层的材料为TiN，TaN，WN之一或其组合物。
全文摘要
本发明涉及具有双金属栅的CMOS器件及其制造方法。该器件包括半导体衬底；包括第一栅堆叠的第一类型MOS器件和导电类型相反的、包括第二栅堆叠的第二类型MOS器件，所述第一类型MOS器件和第二类型MOS器件形成在衬底上；其中所述第一栅堆叠由第一栅绝缘层和在所述第一栅绝缘层上形成的、适用于第一类型MOS器件的第一功函数调节层以及被所述第一功函数调节层从底部和侧面围绕的第一填充金属层构成，并且所述第二栅堆叠由第二栅绝缘层和在所述第二栅绝缘层上形成的、适用于第二类型MOS器件的第二功函数调节层以及被所述第二功函数调节层从底部和侧面围绕的第二填充金属构成。
文档编号H01L27/092GK103077947SQ201110329080
公开日2013年5月1日 申请日期2011年10月26日 优先权日2011年10月26日
发明者殷华湘, 徐秋霞, 陈大鹏 申请人:中国科学院微电子研究所