一种金属栅半导体器件的制造方法
【专利摘要】本发明提供一种金属栅半导体器件的制造方法，包括步骤：提供半导体衬底，包括PMOS区域和NMOS区域；在衬底的PMOS区域形成栅极结构，包括依次形成的界面层、介电层、覆盖层和栅极电极层，在衬底的NMOS区域形成伪栅极结构，包括依次形成的界面层、介电层、覆盖层和牺牲栅材料层；在衬底中形成源漏极；刻蚀NMOS区域的栅极的牺牲栅材料层以形成沟槽；填充沟槽形成NMOS的金属栅极，其中使用SiGe形成所述PMOS区域的栅极电极层。本发明解决了传统高k后栅极工艺制造的金属栅半导体的PMOS区域导电层材料电子扩散至功函数金属层的问题，在PMOS栅极电极层的SiGe的Ge含量从0-60%变化时，其功函数值的变化仅为0.3V，所以其功函数值不会显著的升高，其器件的性能可以得到改善。
【专利说明】一种金属栅半导体器件的制造方法
【技术领域】
[0001]本发明是涉及一种半导体制造【技术领域】，更确切的说，本发明涉及一种金属栅半导体器件的制造方法。
【背景技术】
[0002]在制造金属栅半导体的过程中经常会使用到化学机械抛光平坦化(CMP)的方法。举例来说，在制造金属栅半导体的金属栅替代(RMG)步骤中包括的两个子步骤，即伪栅极打开以暴露牺牲栅材料层的抛光步骤和金属栅极形成之后的抛光步骤中都会使用到CMP的方法。使用该方法的金属栅半导体后栅极工艺广泛的用于金属栅半导体制造中。但使用传统的高k后栅极工艺制造的金属栅半导体存在着以下的问题:由于金属栅极的导电层的材料，例如Al的电子往往会穿过栅极阻挡层扩散到功函数金属层，在退火步骤进行之后观察到导电层材料的电子扩散至功函数金属层达100埃，可见这样的电子扩散是十分显著的，其导致功函数值大大的升高为4.1eV0由此使得PMOS器件区域的性能受到极大影响。
[0003]而在目前的半导体制造工艺中没有方法来克服上述问题。
【发明内容】
[0004]鉴于以上问题，本发明提供一种金属栅半导体器件的制造方法，发明包括以下步骤:a)提供半导体衬底，包括PMOS区域和NMOS区域；b)在所述衬底的PMOS区域形成栅极结构，所述栅极结构包括依次形成的界面层、介电层、覆盖层和栅极电极层，在所述衬底的NMOS区域形成伪栅极结构，所述伪栅极结构包括依次形成的界面层、介电层、覆盖层和牺牲栅材料层；c)在所述衬底中形成源漏极；d)刻蚀所述NMOS区域的栅极的牺牲栅材料层以形成沟槽；e)填充所述沟槽形成NMOS的金属栅极，其中使用SiGe形成所述PMOS区域的栅极电极层。
[0005]进一步，其中所述PMOS区域的栅极电极层与所述NMOS区域的牺牲栅材料层材料相同。
[0006]进一步，其中所述PMOS栅极电极层的SiGe的Ge含量为0_60%。
[0007]进一步，其中所述匪OS的金属栅极包括依次形成的功函数金属层、阻挡层、润湿层和导电层。
[0008]进一步，其中所述功函数金属层具有一层或多层结构。
[0009]进一步，其中使用TiAl、T1、Al、TiN或其组合形成所述功函数金属层。
[0010]进一步，其中形成所述功函数金属层的方法包括ALD、PVD或CVD。
[0011]进一步，其中所述功函数金属层具有10-200埃的厚度。
[0012]进一步，其中使用TaN、TiN或其组合形成所述阻挡层。
[0013]进一步，其中形成所述阻挡层的方法包括ALD、PVD或CVD。
[0014]进一步，其中所述阻挡层具有10-100埃的厚度。
[0015]进一步，其中使用Al形成所述导电层。[0016]进一步，其中形成导电层的方法包括CVD或PVD。
[0017]进一步，还包括在所述导电层形成之后执行热退火的步骤，所述热退火的反应条件包括:温度为300-500摄氏度，反应时间10-60分钟。
[0018]进一步，其中使用TaAl、T1、Co或其组合形成所述润湿层。
[0019]进一步，其中形成所述润湿层的方法包括ALD、PVD或CVD。
[0020]进一步，其中所述润湿层具有10-100埃的厚度。
[0021]进一步，还包括在步骤c)之后，在所述栅极结构和所述衬底上形成层间介电层以及平坦化所述层间介电层以露出PMOS的栅极电极层和NMOS的牺牲栅材料层。
[0022]进一步，还包括在步骤e)之后执行平坦化的步骤。
[0023]在本发明中由于在PMOS区域设置了 SiGe的栅极电极层，所以解决了传统高k后栅极工艺制造的金属栅半导体的PMOS区域导电层材料电子扩散至功函数金属层的问题，在PMOS栅极电极层的SiGe的Ge含量从0_60%变化时，其功函数值的变化仅为0.3V，所以其功函数值不会显著的升高，其器件的性能可以得到改善。此外，仅在NMOS区域执行形成伪栅极以及去除牺牲栅材料层以换成金属栅极，该伪栅极的牺牲栅材料层可以是SiGe，所以可以在一个步骤中形成SiGe层于PMOS和NMOS区域的覆盖层上，工艺步骤可得以简化。
【专利附图】
【附图说明】
[0024]图1-6是本发明各个工艺步骤的器件剖面图。
【具体实施方式】
[0025]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0026]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的金属栅半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0027]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。
[0028]参见图1。提供一衬底200。所述衬底可以为以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明的实施例中，所述衬底可以为Si衬底。
[0029]然后在其上形成界面层201，所述界面层是通过快速热氧化工艺(RTO)或原子层沉积工艺(ALD)来形成的Si02界面层。
[0030]然后在所述Si02界面层上形成栅极介电层202，可以选用高K材料来形成所述栅极介电层，例如用在Hf02中引入S1、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。所述形成栅极介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在所述Si02界面层上形成HfAlON栅极介电层，其厚度为15到60埃。
[0031]之后，在栅极介电层202上形成覆盖层203，可以是TiN覆盖层。然后进行形成PMOS的栅极电极层和NMOS的牺牲栅材料层的预处理步骤。在一个实施例中，使用低压化学气相淀积(LPCVD)工艺在覆盖层203上形成SiGe层，其中SiGe层中Ge的含量为0_60%。该SiGe层将在之后的刻蚀步骤中进一步处理以形成PMOS区域的栅极电极层和NMOS区域的牺牲栅材料层。
[0032]参见图2。使用光刻工艺对以上步骤所依次形成的界面层201，栅极介电层202.覆盖层203和SiGe层进行图案化处理以形成栅极结构，所述栅极具有堆栈结构。该步骤可以在PMOS区域形成的栅极电极层204，在NMOS区域形成牺牲栅材料层205。
[0033]参见图3。还可以进行形成偏移侧墙(offset spacer) 211的步骤。偏移侧墙的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。形成偏移侧墙的工艺可以是化学气相沉积。在一个实施例中所形成的偏移侧墙的厚度可以小到80埃。
[0034]还可以形成轻掺杂源极/漏极(LDD)于栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
[0035]还可以在衬底200和上述步骤所形成的偏移侧墙上形成间隙壁(Spacer) 212，可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM的厚度。
[0036]然后在衬底中以离子注入工艺在栅极周围的半导体衬底中形成源漏极，其中在PMOS的源漏极所形成的可以是SiGe源/漏极。还可以包括退火步骤、形成袋形注入区等步骤。
[0037]还可以在NMOS部分进行沉积覆盖其衬底和栅极的应力记忆层的步骤，该应力记忆层的材料可以是SiN，然后进行热退火的步骤，使得应力记忆层所引发的应力被记忆至NMOS半导体中，其受到的是沿着沟道方向的拉伸应力，可以使得沟道区域的分子排列更加疏松，从而提闻电子的迁移率。
[0038]而在以上步骤所形成的PMOS源漏极的SiGe使其获得沿着沟道方向的压缩应力，该应力可以使沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率。
[0039]还可以在器件的表面沉积蚀刻停止层221。蚀刻停止层可用SiCN、SiN、SiC、SiOF、SiON等形成.[0040]然后沉积层间介电层(ILD)220于衬底和栅极结构上。可以采用化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀等方法形成。所述层间介电层可以采用氧化硅、氮氧化硅、氮化硅等材料。
[0041]然后对层间介电层220和以上步骤所沉积的蚀刻停止层221进行平坦化处理。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。以暴露PMOS区域的栅极电极层204和NMOS区域的牺牲栅材料层205。
[0042]还可以进行使用掩膜对PMOS区域的栅极电极层保护的步骤。
[0043]参见图4。然后进行去除NMOS区域的栅极的牺牲栅材料层205以形成沟槽10的步骤。所述去除的方法可以是光刻或蚀刻的方法。
[0044]参见图5。然后进行形成NMOS区域的金属栅极的步骤，可以使用沉积的方法，包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
[0045]所沉积的金属栅极包括多个堆栈的薄膜，可以是依次沉积的功函数金属层301，阻挡层302、润湿层303和导电层304。
[0046]优选的，可以使用ALD、PVD或CVD的方法来形成功函数金属层，其可以包括一层或多层结构，可以使用TiAl、T1、Al、TiN或其组合的材料来形成。
[0047]优选的，所述功函数金属层的厚度在10-200埃之间。
[0048]优选的，可以使用TaN、TiN或其组合的材料来形成所述阻挡层。其可以使用ALD、PVD或CVD的方法来形成。其厚度可以为10-100埃。
[0049]优选的，所述润湿层可以由TaAl、T1、Co等材料来形成。可以具有10-100埃的厚度。
[0050]所述导电层可以是Al层。可以用CVD、PVD或CVD加PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后使用CMP的方法进行平坦化，以除去沟槽10以外的材料层而形成NMOS金属栅极。参见图6。
[0051]其中形成PMOS栅极电极层的SiGe的Ge含量为0_60%。观察到在Ge含量从0_60%变化时，其功函数值的变化仅为0.3V。
[0052]然后进行后续工艺以完成半导体元件的制造。
[0053]为了说明和描述的目的，给出了本发明各个方面的以上描述。其并不旨在穷尽列举或将本发明限制为所公开的精确形式，且明显地，可以进行多种修改和变化。本发明旨在将对本领域技术人员是显而易见的这些修改和变化包括在由所附权利要求限定的本发明的范围内。
【权利要求】
1.一种金属栅半导体器件的制造方法，包括步骤: a)提供半导体衬底，包括PMOS区域和NMOS区域； b)在所述衬底的PMOS区域形成栅极结构，所述栅极结构包括依次形成的界面层、介电层、覆盖层和栅极电极层，在所述衬底的NMOS区域形成伪栅极结构，所述伪栅极结构包括依次形成的界面层、介电层、覆盖层和牺牲栅材料层； c)在所述衬底中形成源漏极； d)刻蚀所述NMOS区域的栅极的牺牲栅材料层以形成沟槽； e)填充所述沟槽形成NMOS的金属栅极，其中使用SiGe形成所述PMOS区域的栅极电极层。
2.根据权利要求1所述的方法，其中所述PMOS区域的栅极电极层与所述NMOS区域的牺牲栅材料层材料相同。
3.根据权利要求1所述的方法，其中所述PMOS栅极电极层的SiGe的Ge含量为0_60%。
4.根据权利要求1所述的方法，其中所述NMOS的金属栅极包括依次形成的功函数金属层、阻挡层、润湿层和导电层。
5.根据权利要求4所述的方法，其中所述功函数金属层具有一层或多层结构。
6.根据权利要求4所述的方法，其中使用TiAl、T1、Al、TiN或其组合形成所述功函数金属层。
7.根据权利要求4所述的方法，其中形成所述功函数金属层的方法包括ALD、PVD或CVD。
8.根据权利要求4所述的方法，其中所述功函数金属层具有10-200埃的厚度。
9.根据权利要求4所述的方法，其中使用TaN、TiN或其组合形成所述阻挡层。
10.根据权利要求4所述的方法，其中形成所述阻挡层的方法包括ALD、PVD或CVD。
11.根据权利要求4所述的方法，其中所述阻挡层具有10-100埃的厚度。
12.根据权利要求4所述的方法，其中使用Al形成所述导电层。
13.根据权利要求4所述的方法，其中形成导电层的方法包括CVD或PVD。
14.根据权利要求4所述的方法，还包括在所述导电层形成之后执行热退火的步骤，所述热退火的反应条件包括:温度为300-500摄氏度，反应时间10-60分钟。
15.根据权利要求4所述的方法，其中使用TaAl、T1、Co或其组合形成所述润湿层。
16.根据权利要求4所述的方法，其中形成所述润湿层的方法包括ALD、PVD或CVD。
17.根据权利要求4所述的方法，其中所述润湿层具有10-100埃的厚度。
18.根据权利要求1所述的方法，还包括在步骤c)之后，在所述栅极结构和所述衬底上形成层间介电层以及平坦化所述层间介电层以露出PMOS的栅极电极层和NMOS的牺牲栅材料层。
19.根据权利要求1所述的方法，还包括在步骤e)之后执行平坦化的步骤。
【文档编号】H01L21/336GK103579111SQ201210261972
【公开日】2014年2月12日 申请日期:2012年7月26日 优先权日:2012年7月26日
【发明者】平延磊, 鲍宇, 王小娜, 肖海波 申请人:中芯国际集成电路制造(上海)有限公司