专利名称：半导体器件的刻蚀方法
技术领域：
本发明涉及半导体器件制造技术，特别涉及一种半导体器件的刻蚀方法。
背景技术：
目前,在半导体器件的后段(back-end-of-line, BE0L)工艺中，可根据不同需要在半导体衬底上生长多层金属互连层，每层金属互连层包括金属互连线和绝缘层，这就需要对上述绝缘层制造沟槽(trench)和连接孔，然后在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。绝缘层包括在半导体衬底上依次形成的低介电常数(Low-K)绝缘材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond, BD)材料；顶层(Cap layer)氧化物层,例如用正娃酸乙酯(TEOS)制备的氧化物层，或者用硅烷(SiH4)制备的氧化物层；还包括形成于顶层氧化物层之上的氮化钛硬掩膜层，用于作为图案刻蚀时的掩膜。显然，半导体衬底上，还可以形成各种器件结构，例如形成在衬底上的有源区、隔离区，以及有源区中的晶体管的源/漏和栅极。现有技术半导体器件的刻蚀方法包括以下步骤，下面结合图1a至图1c的剖面结构示意图进行具体说明。步骤11、请参阅图1a,提供一半导体衬底100,所述半导体衬底100自下而上依次形成有低介电常数绝缘材料层101、顶层(cap layer)氧化物层102和氮化钛硬掩膜层103 ；其中，由于氮化钛硬掩膜层103不能很好地与低介电常数绝缘材料层101结合，但是氮化钛硬掩膜层103和低介电常数绝缘材料层101都能够与顶层氧化物层102很好地结合，所以采用顶层氧化物层102作为两者的中间层，因此顶层氧化物层102是不可缺少的。步骤12、请参阅图lb，在氮化钛硬掩膜层103的表面涂布光阻胶层，曝光显影所述光阻胶层，形成图案化的光阻胶层104，以定义沟槽和连接孔的位置；步骤13、请参阅图lc，以图案化的光阻胶层104为掩膜，依次刻蚀所述氮化钛硬掩膜层103、顶层氧化物层102和低介电常数绝缘材料层101，形成沟槽105和连接孔106。在现有的刻蚀工艺中，一般采用等离子体刻蚀的方法形成沟槽和连接孔，而且一般采用先制作连接孔(via first)的方法，即先制作连接孔，再制作沟槽。进一步地，在形成沟槽和连接孔之后，需要在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。图1d为现有技术形成有金属互连线的半导体器件的剖面结构示意图。具体步骤为:首先，通过物理气相沉积(PVD)方法，在沟槽的底部和侧壁上、连接孔的底部和侧壁上，溅射形成阻挡膜(图中未示)，例如由氮化钽(TaN)和钽(Ta)构成的叠层阻挡膜；上述由TaN和Ta构成的叠层阻挡膜，只是其中一种具体实施例，显然，还有多种形成阻挡膜的实现方法。接下来，在阻挡膜的表面，通过溅射的方法形成铜种子层(seed layer)(图中未示)O最后，通过电化学电镀(ECP)的方法在铜种子层的表面形成铜电镀层107。详细地，将形成有铜种子层的半导体，置入电镀设备的包含有铜离子的电镀液中，一般为硫酸铜等，然后将半导体器件接阴极，电镀液接阳极，并在阴极和阳极之间通电，在电场作用下，铜种子层的表面，即沟槽和连接孔的内部，就形成了铜电镀层107。但是，随着半导体技术代的发展，沟槽和连接孔的尺寸也大大缩小，在使用上述方法对沟槽和连接孔进行刻蚀之后，具有较窄开口的沟槽或者连接孔很难通过PVD方法在其内表面形成阻挡层、铜种子层，进一步地也难于进行ECP，即导致铜填充不进去，而出现如图所示的孔洞(void) 108。因此半导体器件的可靠性就比较差，出现应力迁移(SM)、电致迁移(EM)等问题，甚至导致器件失效。在应力作用下，铜电镀层中间的微缺陷以此小空洞为中心，聚集成更大的空洞，互连线的有效导电面积变得更小，电阻变大，SM和EM又会在有效导电面积变小处变得更为严重，最终甚至发生断路，就会导致器件失效。在电压作用下，由于晶粒具有一个个表面，根据电流的特性，晶粒交界处的电流密度比较高，该处的void在电流作用下也会越来越大，一定程度下，同样会导致器件失效。
发明内容
有鉴于此，本发明解决的技术问题是:如何提高铜电镀层空隙填充(gap fill)能力。为解决上述技术问题，本发明的技术方案具体是这样实现的:本发明公开了一种半导体器件的刻蚀方法，包括:提供一半导体衬底，所述半导体衬底自下而上依次形成有低介电常数绝缘材料层、顶层氧化物层和氮化钛硬掩膜层；在氮化钛硬掩膜层的表面涂布光阻胶层，曝光显影所述光阻胶层，形成图案化的光阻胶层，以定义沟槽和连接孔的位置；以图案化的光阻胶层为掩膜，刻蚀所述氮化钛硬掩膜层和顶层氧化物层，显露出低介电常数绝缘材料层；该方法还包括:在显露出的低介电常数绝缘材料层的表面离子注入碳元素或者氮元素；采用氢氟酸对顶层氧化物层进行清洗，扩大经过刻蚀的顶层氧化物层的开口 ；以经过刻蚀的氮化钛硬掩膜层为掩膜，对低介电常数绝缘材料层进行刻蚀形成沟槽和连接孔；去除氮化钛硬掩膜层。所述顶层氧化物层包括用正硅酸乙酯TEOS制备的氧化物层或者用硅烷SiH4制备的氧化物层。所述开口扩大的尺寸小于10纳米。刻蚀形成沟槽和连接孔，并去除氮化钛硬掩膜层之后，该方法进一步包括:在沟槽的底部和侧壁上、连接孔的底部和侧壁上形成阻挡膜；在阻挡膜的表面形成铜种子层；在铜种子层表面形成铜电镀层。
由上述的技术方案可见，本发明的半导体器件的刻蚀方法，关键采用氢氟酸对顶层氧化物层进行清洗，扩大经过刻蚀的顶层氧化物层的开口，这样后续在ECP时铜电镀层很容易进入到沟槽和连接孔内，从而提高了铜电镀层的空隙填充能力。
图1a至图1c为现有技术半导体器件刻蚀方法的具体剖面示意图。图1d为现有技术形成有金属互连线的半导体器件的剖面结构示意图。图2为本发明半导体器件刻蚀方法的流程示意图。图2a至图2g为本发明半导体器件刻蚀方法的具体剖面示意图。图2h为本发明形成有金属互连线的半导体器件的剖面结构示意图。
具体实施例方式为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。本发明半导体器件刻蚀方法的流程示意图如图2所示，其包括以下步骤，下面结合图2a至图2g进行说明。步骤21、请参阅图2a，提供一半导体衬底100，所述半导体衬底100自下而上依次形成有低介电常数绝缘材料层101、顶层(cap layer)氧化物层102和氮化钛硬掩膜层103 ；其中，由于氮化钛硬掩膜层103不能很好地与低介电常数绝缘材料层101结合，但是氮化钛硬掩膜层103和低介电常数绝缘材料层101都能够与顶层氧化物层102很好地结合，所以采用顶层氧化物层102作为两者的中间层，因此顶层氧化物层102是不可缺少的。步骤22、请参阅图2b，在氮化钛硬掩膜层103的表面涂布光阻胶层，曝光显影所述光阻胶层，形成图案化的光阻胶层104，以定义沟槽和连接孔的位置；步骤23、请参阅图2c，以图案化的光阻胶层104为掩膜，刻蚀所述氮化钛硬掩膜层103和顶层氧化物层102，显露出低介电常数绝缘材料层101 ；步骤24、请参阅图2d，在显露出的低介电常数绝缘材料层101的表面离子注入碳元素或者氮元素；其中，离子注入的剂量可以根据具体工艺的不同而定。步骤25、请参阅图2e，采用氢氟酸对顶层氧化物层102进行清洗，扩大经过刻蚀的顶层氧化物层102的开口 ；进行氢氟酸处理时，浓度可以为49%的稀氢氟酸(DHF)与去离子水(DIW)的比例在100: 1，但也不限于此，也可以具有更高的浓度，只要能够横向刻蚀顶层氧化物层扩大其开口即可。具体实施例中，一般开口扩大的尺寸小于10纳米，就可以达到本发明的目的。需要注意的是，由于低介电常数绝缘材料层101已经注入有碳元素或者氮元素，因此氢氟酸对顶层氧化物层和低介电常数绝缘材料层的刻蚀选择比非常高，也就是说同样浸入氢氟酸的掺碳/氮低介电常数绝缘材料层，几乎不会有任何损耗，所以能够确保沟槽和连接孔仍然具有精准的尺寸。步骤26、请参阅图2f，以经过刻蚀的氮化钛硬掩膜层103为掩膜，对低介电常数绝缘材料层101进行刻蚀形成沟槽105和连接孔106 ；由于氮化钛硬掩膜层103的开口尺寸没有被扩大，因此仍然以氮化钛硬掩膜层103为掩膜，刻蚀形成沟槽和连接孔。步骤27、请参阅图2g，去除氮化钛硬掩膜层103。进一步地，与现有技术相同，在形成沟槽和连接孔之后，需要在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。图2h为本发明形成有金属互连线的半导体器件的剖面结构示意图。具体步骤为:首先，通过PVD方法，在沟槽的底部和侧壁上、连接孔的底部和侧壁上，溅射形成阻挡膜(图中未示)，例如由TaN和Ta构成的叠层阻挡膜；上述由TaN和Ta构成的叠层阻挡膜，只是其中一种具体实施例，显然，还有多种形成阻挡膜的实现方法。接下来，在阻挡膜的表面，通过溅射的方法形成铜种子层(图中未示)。最后，通过ECP的方法在铜种子层的表面形成铜电镀层107。详细地，将形成有铜种子层的半导体，置入电镀设备的包含有铜离子的电镀液中，一般为硫酸铜等，然后将半导体器件接阴极，电镀液接阳极，并在阴极和阳极之间通电，在电场作用下，铜种子层的表面，即沟槽和连接孔的内部，就形成了铜电镀层107。图2h中的具体形成方法概括来说，包括以下步骤:在沟槽的底部和侧壁上、连接孔的底部和侧壁上形成阻挡膜；在阻挡膜的表面形成铜种子层；在铜种子层表面形成铜电镀层。综上，通过本发明的方法，图2g中的沟槽和连接孔具有更大开口，降低了 ECP的难度，从而能够更好地向其中填充铜，提高了铜电镀层的空隙填充能力，不会再出现图1d中void的缺陷，提高了半导体器件的电学性能。最后，需要说明的是，后续顶层氧化物层102会在化学机械研磨过程中被磨去，沟槽的开口尺寸是以低介电常数绝缘材料层101上表面的开口尺寸为准的，图2h中的沟槽尺寸和图1d中的沟槽尺寸是相同的，也就是说明，本发明同样能够确保沟槽具有精准的尺寸。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
权利要求
1.一种半导体器件的刻蚀方法，包括: 提供一半导体衬底，所述半导体衬底自下而上依次形成有低介电常数绝缘材料层、顶层cap layer氧化物层和氮化钛硬掩膜层； 在氮化钛硬掩膜层的表面涂布光阻胶层，曝光显影所述光阻胶层，形成图案化的光阻胶层，以定义沟槽和连接孔的位置； 以图案化的光阻胶层为掩膜，刻蚀所述氮化钛硬掩膜层和顶层氧化物层，显露出低介电常数绝缘材料层； 其特征在于，该方法还包括: 在显露出的低介电常数绝缘材料层的表面离子注入碳元素或者氮元素； 采用氢氟酸对顶层氧化物层进行清洗，扩大经过刻蚀的顶层氧化物层的开口 ； 以经过刻蚀的氮化钛硬掩膜层为掩膜，对低介电常数绝缘材料层进行刻蚀形成沟槽和连接孔； 去除氮化钛硬掩膜层。
2.按权利要求1所述的方法，其特征在于，所述顶层氧化物层包括用正硅酸乙酯TEOS制备的氧化物层或者用硅烷SiH4制备的氧化物层。
3.按权利要求2所述的方法，其特征在于，所述开口扩大的尺寸小于10纳米。
4.按权利要求3所述的方法，其特征在于，刻蚀形成沟槽和连接孔，并去除氮化钛硬掩膜层之后，该方法进一步包括: 在沟槽的底部和侧壁上、连接孔的底部和侧壁上形成阻挡膜； 在阻挡膜的表面形成铜种子层； 在铜种子层表面形成铜电镀层。
全文摘要
本发明提供了一种半导体器件的刻蚀方法在半导体衬底上自下而上依次形成有低介电常数绝缘材料层、顶层氧化物层和氮化钛硬掩膜层；在氮化钛硬掩膜层的表面涂布光阻胶层，曝光显影所述光阻胶层，形成图案化的光阻胶层，以定义沟槽和连接孔的位置；以图案化的光阻胶层为掩膜，刻蚀所述氮化钛硬掩膜层和顶层氧化物层，显露出低介电常数绝缘材料层；在显露出的低介电常数绝缘材料层的表面离子注入碳元素或者氮元素；采用氢氟酸对顶层氧化物层进行清洗，扩大经过刻蚀的顶层氧化物层的开口；以经过刻蚀的氮化钛硬掩膜层为掩膜，对低介电常数绝缘材料层进行刻蚀形成沟槽和连接孔；去除氮化钛硬掩膜层。采用本发明能够提高后续的铜电镀层空隙填充能力。
文档编号H01L21/311GK103094091SQ20111034144
公开日2013年5月8日 申请日期2011年11月2日 优先权日2011年11月2日
发明者周鸣 申请人:中芯国际集成电路制造(上海)有限公司