专利名称：一种mos型高压集成电路及制作方法
技术领域：
本发明涉及半导体集成电路制造领域，尤其涉及一种MOS型高压集成电路及制作方法。
背景技术：
半导体集成电路，按照器件结构分类，有双极型集成电路、MOS型集成电路、双极和MOS混合集成电路(简称为BiCMOS)、双极/MOS/功率双扩散MOS混合集成电路(简称为BCD)等；按照工作电压分类，有低压集成电路和高压集成电路。MOS型高压集成电路的定义:在常规的低压集成电路(工作电压3.3 6伏)基础上，集成了高压NMOS和高压PM0S，应用电压大于6伏(一般都大于9伏)的MOS型集成电路；在MOS型高压集成电路中，一般都至少包含有低压NM0S、低压PMOS (统称为低压CMOS)和高压NMOS、高压PMOS (统称为高压M0S)，小部分MOS型高压集成电路中不包含高压PMOS。如图1所示，在MOS型高压集成电路中，其中的低压CMOS部分都是常规的器件结构和制造方法，而其中的高压MOS部分有多种器件结构和制造方法；现有技术中，9 18伏MOS型高压集成电路的器件结构和制造方法如下:步骤101，在衬底上制作N阱和P阱；步骤102，制作场氧化层(Fox)和P场掺杂区(PF)；步骤103，制作栅氧化层和多晶硅栅；步骤104，N型漂移区(N-)光刻、离子注入；步骤105，P型漂移区(P-)光刻、离子注入；步骤106，漂移区扩散；步骤107，制作N型轻掺杂漏区(NLDD)和侧墙；步骤108，N型重掺杂源漏区(N+)光刻、离子注入；步骤109，P型重掺杂源漏区(P+)光刻、离子注入；步骤110，退火(生成的MOS型高压集成电路如图2所示)。在以上工艺流程中，N型漂移区(N-)和P型漂移区(P-)是为了实现高压NMOS和高压PMOS而制作的，即上述流程中步骤104、105和106是为了制作高压NMOS和高压PMOS而设置的工艺步骤，这种MOS型高压集成电路的制造成本比较高。
发明内容
本发明提供一种MOS型高压集成电路及制作方法，本发明所提供的方法解决现有技术中制作高压集成电路的工序复杂，并且制造成本比较高的问题。本发明提供一种MOS型高压集成电路，包括:设置在衬底上的高压PMOS和高压NM0S，其中，高压PMOS的沟道长度等于设置在该高压PMOS上的多晶硅栅与N阱有源区的叠加宽度，高压NMOS的沟道长度等于设置在该高压NMOS上的多晶硅栅的宽度；
在高压NMOS的漏极结构中的第一重掺杂漏区N+的侧壁被轻掺杂漏区NLDD包围，所述第一重掺杂漏区N+的侧壁与侧墙边缘和场氧化层边缘间隔设定距离；在高压PMOS的漏极结构中第二重掺杂漏区P+的侧壁被P场掺杂区PF包围，所述第二重掺杂漏区P+的侧壁与多晶硅栅边缘间隔设定距离。在高压PMOS的漏极结构中，多晶硅栅的一部分延伸至场氧化层上方。NLDD的掺杂浓度与第一重掺杂漏区N+浓度的比值小于第一阈值；P场掺杂区PF的掺杂浓度与第二重掺杂漏区P+的浓度的比值小于第二阈值。本发明还提供一种MOS型高压集成电路的制造方法，包括:在衬底上制作N阱和P讲，并按照MOS型高压集成电路规则在N阱和P阱表面的设定区域覆盖场氧化层，形成场区和有源区；在N阱和P阱的设定区域中注入硼离子形成P场掺杂区PF ；在有源区表面生成栅氧化层；在N阱栅氧化层和场氧化层的表面形成第一多晶硅栅，在P阱栅氧化层表面形成
第二多晶硅栅；在第二多晶硅栅两侧的P阱中制作N型轻掺杂漏区NLDD ；在第一多晶硅栅和第二多晶硅栅的两侧制作侧墙；在P阱和N阱中进行光刻、离子注入和退火形成N型重掺杂源漏区N+和P型重掺杂源漏区P+。第一多晶硅栅延伸至场氧化层Fox上方设定长度。所述设定长度为0.5 1.5微米中的任一值。所述P场掺杂区PF的设定区域包括:高压PMOS的源极与漏极之间的场氧化层下方，高压PMOS漏极侧面的场氧化层下方，高压NMOS区域中所有场氧化层的下方。上述技术方案中的一个或两个，至少具有如下技术效果:本发明实施例所提供的方法和装置，弱化了高压MOS集成电路的表面电场，将高压MOS的源漏击穿由表面转移至体内，源漏击穿电压因此大大提升。
图1为现有技术中MOS型高压集成电路的制造方法流程图；图2为现有技术中MOS型高压集成电路的剖面结构图；图3为本发明实施例中MOS型高压集成电路的剖面结构图；图4为本发明实施例中MOS型高压集成电路的制造方法流程图；图5-图12为本发明实施例的制造方法中各步骤完成之后MOS型高压集成电路的剖面结构图。
具体实施例方式本发明实施例提供一种MOS型高压集成电路，包括:在衬底上设置高压PMOS和高压NM0S，其中，高压PMOS的沟道长度等于设置在该高压PMOS上的多晶硅栅与N阱有源区的叠加宽度，高压NMOS的沟道长度等于设置在该高压NMOS上的多晶硅栅的宽度；在高压NMOS的漏极结构中的第一重掺杂漏区N+的侧壁被轻掺杂漏区NLDD包围,所述第一重掺杂漏区N+的侧壁与侧墙边缘和场氧化层边缘间隔设定距离；在高压PMOS的漏极结构中第二重掺杂漏区P+的侧壁被P场掺杂区PF包围，所述第二重掺杂漏区P+的侧壁与多晶硅栅边缘间隔设定距离。如图3所示，本发明实施例提供一种MOS型高压集成电路，下面结合说明书附图对本发明的具体实施方式
进行详细说明:设置在衬底上的高压PMOS和高压NM0S，其中，高压PMOS的沟道长度等于设置在该高压PMOS上的多晶硅栅与N阱有源区的叠加宽度，高压NMOS的沟道长度等于设置在该高压NMOS上的多晶硅栅的宽度；在高压NMOS的漏极结构中的第一重掺杂漏区N+的侧壁被轻掺杂漏区NLDD包围，所述第一重掺杂漏区N+的侧壁与侧墙边缘和场氧化层边缘间隔设定距离；本发明实施例中，N+与侧墙边缘和场氧化层边缘都间隔设定的距离，该设定距离根据实际电路的需要确定。在高压PMOS的漏极结构中第二重掺杂漏区P+的侧壁被P场掺杂区PF包围，所述第二重掺杂漏区P+的侧壁与多晶硅栅边缘间隔设定距离。本发明实施例中，P+与多晶硅栅边缘间隔设定的距离，该设定距离根据实际电路的需要确定。本发明的所提供的电路，重掺杂漏区(N+和P+)与多晶硅栅有一定的间隔距离，弱化了多晶硅栅边缘下方的漏极表面的电场。解决了现有的MOS结构中，因为漏极的表面掺杂浓度大于体内掺杂浓度，以及漏极与栅极之间的电势差(Vdg)在表面产生强电场，所以最大电场一般都出现在多晶硅栅边缘下方的漏极表面的问题。另外，为了发挥场板作用，弱化场氧化层(Fox)边缘的表面电场，本发明实施例所提供的电路在高压PMOS的漏极结构中，多晶硅栅的一部分延伸至场氧化层上方。本发明实施例中，多晶娃栅延伸至场氧化层上方的长度值一般为0.5 1.5微米。NLDD的掺杂浓度与第一重掺杂漏区N+的浓度的比值小于第一阈值(NLDD的掺杂浓度一般小于N+浓度的五十分之一，即第一阈值小于1/50) ；P场掺杂区PF的掺杂浓度与第二重掺杂漏区P+的浓度的比值小于第二阈值(PF的掺杂浓度一般小于P+浓度的五十分之一，即第二阈值小于1/50)。本发明所提供的电路，重掺杂漏区(N+和P+)与多晶硅栅之间为掺杂浓度很小的NLDD和PF，弱化了多晶硅栅边缘下方的漏极表面的电场。解决了现有的MOS结构中，因为漏极的表面掺杂浓度大于体内掺杂浓度，以及漏极与栅极之间的电势差(Vdg)在表面产生强电场，所以最大电场一般都出现在多晶硅栅边缘下方的漏极表面的问题。如图4所示，本发明实施例还提供一种MOS型高压集成电路的制造方法，该方法流程具体包括:步骤401，在衬底上制作N阱和P阱(如图5所示)，并按照MOS型高压集成电路规则在N阱和P阱表面的设定区域覆盖场氧化层，形成场区和有源区(示意图如图6所示)；其中，场氧化层的厚度根据具体的集成电路参数要求而定，一般为0.4 0.8微米。步骤402，在N阱和P阱的设定区域中注入硼离子形成P场掺杂区PF(如图7所示)；
根据具体的参数要求拟定硼离子注入的能量和剂量，注入能量一般为150 250千电子伏，注入剂量一般为6E12 3E13原子/平方厘米。
其中生成的PF区域由最终的电路结构要求确定。具体包括:高压PMOS的源极与漏极之间的场氧化层下方，高压PMOS漏极侧面的场氧化层下方，高压NMOS区域中所有场氧化层的下方。
步骤403，在有源区表面生成栅氧化层(如图8所示)；
步骤404，在N阱栅氧化层和场氧化层表面形成第一多晶硅栅，在P阱栅氧化层表面形成第二多晶硅栅(如图9所示)；
制作多晶硅栅的具体实现方法为:在栅氧化层和场氧化层表面淀积一层多晶硅，光刻、刻蚀多晶娃形成多晶娃栅，然后去除光刻胶。
多晶硅栅形成后的具体覆盖区域由最终的电路结构要求确定。在本发明实施例中具体包括:高压NMOS的多晶硅栅(即第二多晶硅栅)和高压PMOS的多晶硅栅(即第一多晶硅栅)，其中高压PMOS的多晶硅栅延伸至场氧化层(Fox)上方一定长度，此长度值一般为0.5 1.5微米。
步骤405，在第二多晶硅栅两侧的P阱中制作N型轻掺杂漏区NLDD(如图10所示)；
制作NLDD的具体实现方法为:NLDD光刻、磷离子注入、然后去除光刻胶。
根据具体的参数要求拟定磷离子注入的能量和剂量，注入能量一般为40 70千电子伏，注入剂量一般为2E13 4E13原子/平方厘米。
本发明实施例中生成的NLDD的具体区域为高压NMOS多晶硅栅的两侧。
步骤406，在第一多晶硅栅和第二多晶硅栅的两侧分别制作侧墙(如图11所示)；
步骤407，在P阱和N阱中进行光刻、离子注入和退火形成N型重掺杂源漏区N+和P型重掺杂源漏区P+(如图12所示)。
本申请实施例中的上述一个或多个技术方案，至少具有如下的技术效果:
本发明提供的MOS型高压集成电路只需要在常规的MOS型低压集成电路基础上，不需要专门增加掩模版和工艺步骤，即可实现高压NMOS和高压PMOS的集成。
在现有的MOS结构中，因为漏极的表面掺杂浓度大于体内掺杂浓度，以及漏极与栅极之间的电势差(Vdg)在表面产生强电场，所以最大电场一般都出现在多晶硅栅边缘下方的漏极表面。而本发明实施例所提供的MOS结构中，重掺杂漏区(N+和P+)与多晶硅栅有一定的间隔距离，重掺杂漏区(N+和P+)与多晶硅栅之间为掺杂浓度很小的NLDD和PF，弱化了多晶硅栅边缘下方的漏极表面的电场；而且在本发明的高压PMOS结构中，多晶硅栅延伸至场氧化层(Fox)上方一定长度，发挥场板作用，弱化了场氧化层(Fox)边缘的表面电场。
MOS的源漏击穿电压主要由电场大小决定，采用本发明的器件结构，弱化了表面电场，将高压MOS的源漏击穿由表面转移至体内，源漏击穿电压因此大大提升(达到27伏以上)，可工作在9 18伏高压应用领域。
BiCMOS和BCD集成电路都是MOS型集成电路与其它半导体器件整合而成的集成电路产品，是MOS型集成电路的延伸，因此，在这些集成电路产品中，也可以实现与本发明相同或相近的器件结构及其制造方法，这些也都属于本发明的权利保护范围。
本发明所述的方法并不限于具体实施方式
中所述的实施例，本领域技术人员根据本发明的技术方案得出其它的实施方式，同样属于本发明的技术创新范围。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种MOS型高压集成电路，其特征在于，包括: 设置在衬底上的高压PMOS和高压NM0S，其中，高压PMOS的沟道长度等于设置在该高压PMOS上的多晶硅栅与N阱有源区的叠加宽度，高压NMOS的沟道长度等于设置在该高压NMOS上的多晶硅栅的宽度； 在高压NMOS漏极结构中的第一重掺杂漏区N+的侧壁被轻掺杂漏区NLDD包围，所述第一重掺杂漏区N+的侧壁与侧墙边缘和场氧化层边缘间隔第一设定距离； 在高压PMOS的漏极结构中第二重掺杂漏区P+的侧壁被P场掺杂区PF包围，所述第二重掺杂漏区P+的侧壁与多晶硅栅边缘间隔第二设定距离。
2.如权利要求1所述的电路，其特征在于，在高压PMOS的漏极结构中，多晶硅栅的一部分延伸至场氧化层上方。
3.如权利要求1所述的电路，其特征在于，NLDD的掺杂浓度与第一重掺杂漏区N+浓度的比值小于第一阈值；P场掺杂区PF的掺杂浓度与第二重掺杂漏区P+的浓度的比值小于第二阈值。
4.一种MOS型高压集成电路的制造方法，其特征在于，包括: 在衬底上制作N阱和P阱，并按照MOS型高压集成电路规则在N阱和P阱表面的设定区域覆盖场氧化层，形成场区和有源区； 在N阱和P阱的设定区域中注入硼离子形成P场掺杂区PF ； 在所述有源区表面生成栅氧化层； 在N阱栅氧化层和场氧化层的表面形成第一多晶硅栅，在P阱栅氧化层表面形成第二多晶娃棚； 在第二多晶硅栅两侧的P阱中制作N型轻掺杂漏区NLDD ； 在第一多晶硅栅和第二多晶硅栅的两侧制作侧墙； 在P阱和N阱中进行光刻、离子注入和退火形成N型重掺杂源漏区N+和P型重掺杂源漏区P+。
5.如权利要求4所述的方法，其特征在于，第一多晶硅栅的设定长度延伸至场氧化层Fox上方。
6.如权利要求5所述的方法,其特征在于,所述设定长度为0.5 1.5微米中的任一值。
7.如权利要求4所述的方法，其特征在于，所述P场掺杂区PF的设定区域包括: 高压PMOS的源极与漏极之间的场氧化层下方，高压PMOS漏极侧面的场氧化层下方，高压NMOS区域中所有场氧化层的下方。
全文摘要
本发明公开了一种MOS型高压集成电路及制作方法，应用于半导体集成电路制造领域。该电路包括设置在衬底上的高压PMOS和高压NMOS，高压PMOS的沟道长度等于设置在自身的多晶硅栅与N阱有源区的叠加宽度，高压NMOS的沟道长度等于设置在自身的多晶硅栅的宽度；第一重掺杂漏区N+的侧壁被轻掺杂漏区NLDD包围，所述第一重掺杂漏区N+的侧壁与侧墙边缘和场氧化层边缘间隔设定距离；第二重掺杂漏区P+的侧壁被P场掺杂区PF包围，所述第二重掺杂漏区P+的侧壁与多晶硅栅边缘间隔设定距离。本发明实施例提供的高压集成电路及其制造方法，弱化了高压MOS集成电路的表面电场。
文档编号H01L21/8238GK103137623SQ20111038531
公开日2013年6月5日 申请日期2011年11月28日 优先权日2011年11月28日
发明者潘光燃 申请人:北大方正集团有限公司, 深圳方正微电子有限公司