专利名称：一种形成厚金属的单大马士革方法
技术领域：
本发明涉及涉及半导体制造领域，尤其涉及一种形成厚金属的单大马士革方法。
背景技术：
在半导体集成电路工业中，高性能的集成电路芯片需要高性能的后段电学互连。 由于金属铜具有低电阻率特性，而在先进集成电路芯片中得到了越来越广泛的应用。从铝线到铜线，材料的变革带来了电阻率的巨大降低。随着集成电路技术的进步，芯片复杂程度的增加，后段互连的复杂度和长度越来越大，这意味着芯片内的后段互连线的电阻成为性能的瓶颈之一。有效地降低电阻成为集成电路中的一个重要研究课题。
Ol QX L电阻计算公式为R = I = ^7，其中R为电阻，P为材料的电阻率，L为导线长
s W^H
度，W为互连线宽度，H为互连线的厚度。随着芯片尺寸的缩小，密度的提高和芯片复杂度的提高，互连线的宽度不断减小，互连线的总长度L也无可避免的增大。由此吗，可以减少电阻的因素只剩下电阻率和厚度。而从使用金属铝互连切换到金属铜互连，就是从降低互连线的电阻率从而实现总体电阻的降低的。而对于同种材料而言，其电阻率基本是固定的。 因此，可以用于降低高端铜互连线的电阻的唯一因素就只有提高互连线的厚度H。为了更准确的表征厚度对电阻的影响，半导体技术中采用方块电阻(Sheet Resistance，也叫薄层电
阻，其计算公式为，R = Rsx f)来表征，这样对于不同形状的互连线，方块电阻
能精确的表征出厚度对电阻的影响，而不受导线长度和宽度的影响。实际上，由于金属填充工艺和刻蚀工艺的限制，嵌入式的铜互连结构要成功实现， 其基本工艺条件要求高宽比不能过大，即对于某一宽度的铜互连线，其厚度不能太厚。因为厚度太厚，意味着沟槽结构深度很大，将不利于刻蚀工艺控制蚀刻的形貌和尺寸，而金属填充工艺也比较难完成完全填充，这样反而会增大方块电阻，降低互连的可靠性，带来非常不利的影响。因此不可能无限制的增大互连线的整体厚度来降低方块电阻。
发明内容
本发明根据现有技术中存在的问题，提供一种形成厚金属的单大马士革方法来实现选择性降低铜互连方块电阻。通过采用在单大马士革铜互连工艺在通孔层中，利用一次光刻和刻蚀分别形成需要通孔结构和降低方块电阻的导线的部分结构。随后在其上方采用单大马士革工艺再进行正常的金属沟槽的制作。由于正常区域只有沟槽层中有结构，而降低电阻的互连线包含通孔层和金属沟槽层的两部分结构，相当于实现不同区域不同的铜互连线厚度，降低了定义区域铜互连线的方块电阻。为了实现上述的目的，提供一种形成厚金属的单大马士革方法，包括以下顺序步骤步骤1 在下层金属互连结构层上先后淀积一刻蚀阻挡层、第一 SiOCH低k介电层
和第一 SiA介电保护层，在第一 SiA介电保护层上旋涂第一光阻层，在第一光阻层上光刻
3形成通孔和可加厚金属导线槽的图形，对通孔和可加厚金属导线槽的图形进行刻蚀，刻蚀至通孔和金属导线槽中暴露出刻蚀阻挡层为止，除去第一光阻层，所述通孔位于下层金属互结构层中的互联结构上方。步骤2 在第一 SiO2介电保护层表面、通孔和金属导线槽的底部和侧部先后淀积第一金属阻挡层和第一铜籽晶层，研磨除去第一 S^2介电保护层以及覆盖在其上的第一金属阻挡层和第一铜籽晶层并露出第一 SiOCH低k介电层表面，所述第一金属阻挡层和互联结构相接触。步骤3 在第一 SiOCH低k介电层表面先后淀积一刻蚀阻挡层、第二 SiOCH低k介电层和第二 SW2介电保护层，在第二 SW2介电保护层上旋涂第二光阻层，在第二光阻层上光刻成全部金属导线的图形，对全部金属导线图形进行刻蚀，刻蚀至露出第一 siooHSk 介电层为止并形成全部金属导线槽，在金属导线槽中暴露出第一金属阻挡层和第一铜籽晶层，除去第二光阻层。步骤4 在第二 SiA介电保护层表面和全部金属导线槽的底部和侧壁先后淀积第二金属阻挡层和第二铜籽晶层，所述第二金属阻挡层与第一金属阻挡层、第一铜籽晶层相接触。步骤5 研磨去除第二 SiO2介电保护层以及覆盖在其上的第二金属阻挡层和第二铜籽晶层。在上述提供方的方法中，其中所述金属阻挡层为TaN/Ta材料。在上述提供方的方法中，其中所述光阻层由光刻胶材料组成。在上述提供方的方法中，其中所述SiOCH低k介电层的相对介电常数的范围为 2 4. 2。可以选择的SiOCH低k介电层材料为氟掺杂氧化硅玻璃、掺碳氧化硅、多孔低介电常数材料、氧化硅、硼磷氧化硅玻璃中的一种或多种。在上述提供方的方法中，其中所述刻蚀阻挡层为SiCN。在上述提供方的方法中，其中所述研磨采用化学机械研磨法。在上述提供方的方法中，其中所述刻蚀采用等离子体干法刻蚀。在上述提供方的方法中，其中所述刻蚀阻挡层、SiOCH低k介电层和SiO2介电保护层采用化学汽相沉积生长。在上述提供方的方法中，其中所述金属阻挡层和铜籽晶层采用物理汽相沉积生长。本发明采用单大马士革工艺，在通孔层增加用于降低铜互连方块电阻的额外金属互连，通孔结构和额外多余金属互连合并于同一张光罩中，可以减少工艺复杂度，只需要两次光刻刻蚀即可完成最终结构。并与后一层单大马士革的铜金属线相结合，最终获得较低方块电阻的铜互连线。通过本发明提供的方法可以对铜互连线沟槽的深度进行选择性改变，从而使符合条件的特定区域的铜互连线方块电阻降低，从而实现选择性降低芯片互连方块电阻的目的。在不改变整体铜互连深度、不增大工艺难度、不缩小工艺窗口的前提下， 最大程度的降低互联方块电阻，从而降低芯片的信号延迟，降低损耗，提高芯片整体性能。
图1是本发明中完成淀积第一 S^2介电保护层后的结构示意图。
图2是本发明中形成第一光阻层上图案后的结构示意图。图3是本发明中形成通孔和可加厚金属导线槽后的结构示意图。图4是本发明中淀积完第一金属阻挡层和第一铜籽晶层后的结构示意图。图5是本发明中淀积完第二 S^2介电保护层后的结构示意图。图6是本发明中形成第二光阻层图案后的结构示意图。图7是本发明中形成全部金属导线槽后的结构示意图。图8是本发明中淀积完第二金属阻挡层和第二铜籽晶层后的结构示意图。图9是由本发明中提供方法所形成的铜互连结构。
具体实施例方式本发明提供一种形成厚金属的单大马士革方法。利用单大马士革工艺在通孔层中添加需要降低方块电阻的铜互连的下半部分，本层需要两次光刻刻蚀工艺。随后进行金属填充以及化学机械研磨，得到降低方块电阻的铜互连的第一部分。然后利用单大马士革工艺构建金属沟槽，该层中所有金属导线的沟槽厚度是一样的。由于上下层对准关系，有部分金属导线下部还存在第一层中预先设置好的铜互连线，因此该部分铜互连线与普通互连线相比，相当于有较厚的金属厚度，或有两根互连线并联存在，因此获得较低的方块电阻。为了获得高性能就必须降低金属互连的电阻，但随着集成度和技术的进步，互连线的尺寸越来越小，所以导线截面积越来越小，电阻越来越大。而由于生长铜的阻挡层和籽晶层的物理气象沉积工艺的限制，对于一定的宽度的沟槽，存在最大深度的限制。因此，对于整体芯片不可能采用无限制加大互联金属厚度的方法来实现方块电阻的降低。然而，电路版图设计中，某些特定部分的互连线，其下部不存在金属通孔。本发明通过选择性地针对这些特定的互连线，加厚其厚度，使其厚度大于普通的有通孔互连线，因此可以相对于普通金属互连线降低了方块电阻。由于本发明中采用单大马士革工艺，单大马士革工艺的填充深度要远小于双大马士革结构，在金属填充技术上也不存在之前的瓶颈，可以容易利用现有的物理气相沉积和电镀的方法进行铜互连的填充。以下通过实施例对本发明提供的形成厚金属的单大马士革方法做详细的说明，以便更好说明本发明创造的内容，但实施例的内容并不限制于发明创造的保护范围。本实施例选用双层嵌入式金属铜互连结构为作用对象，其下层存在铜互连结构， 便于表现出互连层间的连接关系。首先，在如图1所示的基底结构为下层的铜互连结构上，先后采用化学气相法淀积一 SiCN刻蚀阻挡层11、第一 SiOCH低k介电层21和第一 SW2介电保护层31。SiOCH低 k介电层的相对介电常数的范围在2 4. 2之间，其可选的材料为氟掺杂氧化硅玻璃、掺碳氧化硅、多孔低介电常数材料、氧化硅、硼磷氧化硅玻璃中的一种或多种。薄膜的厚度根据实际工艺要求控制在几个纳米到几百纳米之间。如图2所示，在第一 SiO2介电保护层31上旋涂第一光刻胶层41、42、43、44、45，在第一光刻胶层41、42、43、44、45上光刻形成通孔和可加厚金属导线槽的图形，对通孔和可加厚金属导线槽的图形进行刻蚀，刻蚀至通孔101、 103和中可加厚金属导线槽102、104暴露出SiCN刻蚀阻挡层11为止，除去该光刻胶层41、 42、43、44、45，为下一步光刻做准备，所形成的通孔图形位于下层金属互结构层中的互联结构上方，其结构如图3所示。
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其次，对通孔底部的SiCN刻蚀阻挡层11进行刻蚀，使得通孔底部暴露出互联结构，以利于后续金属填充时通孔与下层互连的电学接触。接着，如图4所示，利采用物理气相法在第一 SiO2介电保护层31表面、通孔101、 103和可加厚金属导线槽102、104的底部和侧部先后淀积第一金属阻挡层(TaN/Ta)61和第一铜籽晶层71。利用电镀进行金属铜的填充，最后采用化学机械研磨除去多余的铜，只保留所需结构。研磨除去第一 SiO2介电保护层31以及覆盖在其上的第一金属阻挡层(TaN/ Ta)61和第一铜籽晶层71并露出第一 SiOCH低k介电层21表面，使得第一金属阻挡层 (TaN/Ta)61和互联结构相接触。研磨过程会有一定的低介电常数材料损失，这样可以保证其上部的金属铜、阻挡层、氧化硅保护层都完全被去除。由此，包含选择性降低方块电阻结构在内的单大马士革工艺的通孔层就已经完成。之后，如图5和6所示，在第一 SiOCH低k介电层21表面采用化学气相法沉积生长一 SiCN刻蚀阻挡层12、第二 SiOCH低k介电层22和第二 SW2介电保护层32，进行单大马士革金属连线层的薄膜生长。在第二 SiO2介电保护层32上旋涂第二光刻胶层46、47、 48、49，在第二光刻胶层46、47、48、49上光刻成全部金属导线槽的图形，对全部金属导线槽图形进行等离子体干法刻蚀，刻蚀至露出第一 SiOCH低k介电层21为止，并形成全部金属导线槽，在金属导线槽中暴露出第一金属阻挡层(TaN/Ta)61和第一铜籽晶层71，除去第二光刻胶层46、47、48、49，形成的结构如图7所示。最后，如图8所示，在第二 SiO2介电保护层表面32和金属导线槽111、112、113 的底部和侧壁利用物理气相法沉积先后生长第二金属阻挡层(TaN/Ta)62和第二铜籽晶层 72，使得第二金属阻挡层(TaN/Ta)62与第一金属阻挡层(TaN/Ta) 61、第一铜籽晶层71相接触。电镀铜填充所形成的结构，并达到一定的冗余铜。采用化学机械研磨法去除第二 S^2 介电保护层32以及覆盖在其上的第二金属阻挡层62和第二铜籽晶层72，只保留所需要的铜互连结构，所形成的铜互连结构如图9所示。经过上述步骤，就获得了部分降低铜互连方块电阻的双层铜互连结构。在图9中， 铜互连线A区域为正常电阻区域，铜互连线B区域为降低方块电阻的区域。Hl为正常铜互连线的厚度，H为选择性降低方块电阻的铜互连线的厚度，H2为整个两层单大马士革工艺铜线和通孔的总厚度。从图上可以看出Hl<h<H2。由于H >H1，使得选择性区域的铜互连线就有较大的导电截面，因此具有较低的方块电阻。而H <H2，可以保证加厚的铜互连线能够顺利实现良好的填充和工艺能力上无限制。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种形成厚金属的单大马士革方法，其特征在于，包括以下顺序步骤步骤1 在下层金属互连结构层上先后淀积一刻蚀阻挡层、第一 SiOCH低k介电层和第一 SiO2介电保护层，在第一 SiA介电保护层上旋涂第一光阻层，在第一光阻层上光刻形成通孔和可加厚金属导线槽的图形，对通孔和可加厚金属导线槽的图形进行刻蚀，刻蚀至通孔和金属导线槽中暴露出刻蚀阻挡层为止，除去第一光阻层，所述通孔位于下层金属互结构层中的互联结构上方；步骤2 在第一 SiO2介电保护层表面、通孔和金属导线槽的底部和侧部先后淀积第一金属阻挡层和第一铜籽晶层，研磨除去第一 SiA介电保护层以及覆盖在其上的第一金属阻挡层和第一铜籽晶层并露出第一 SiOCH低k介电层表面，所述第一金属阻挡层和互联结构相接触；步骤3 在第一 SiOCH低k介电层表面先后淀积一刻蚀阻挡层、第二 SiOCH低k介电层和第二 SiO2介电保护层，在第二 SiA介电保护层上旋涂第二光阻层，在第二光阻层上光刻成全部金属导线的图形，对全部金属导线图形进行刻蚀，刻蚀至露出第一 SiOCH低k介电层为止并形成全部金属导线槽，在金属导线槽中暴露出第一金属阻挡层和第一铜籽晶层，除去第二光阻层；步骤4 在第二 SiO2介电保护层表面和全部金属导线槽的底部和侧壁先后淀积第二金属阻挡层和第二铜籽晶层，所述第二金属阻挡层与第一金属阻挡层、第一铜籽晶层相接触；步骤5 研磨去除第二 SiO2介电保护层以及覆盖在其上的第二金属阻挡层和第二铜籽晶层ο
2.根据权利要求1所述的方法，其特征在于，所述金属阻挡层为TaN/Ta材料。
3.根据权利要求1所述的方法，其特征在于，所述光阻层由光刻胶材料组成。
4.根据权利要求1所述的方法，其特征在于，所述SiOCH低k介电层的相对介电常数小于 4. 2。
5.根据权利要求1所述的方法，其特征在于，所述SiOCH低k介电层材料为氟掺杂氧化硅玻璃、掺碳氧化硅、多孔低介电常数材料、氧化硅、硼磷氧化硅玻璃中的一种或多种。
6.根据权利要求1所述的方法，其特征在于，所述刻蚀阻挡层为SiCN。
7.根据权利要求1所述的方法，其特征在于，所述研磨采用化学机械研磨法。
8.根据权利要求1所述的方法，其特征在于，所述刻蚀采用等离子体干法刻蚀。
9.根据权利要求1所述的方法，其特征在于，所述刻蚀阻挡层、SiOCH低k介电层和S^2 介电保护层采用化学汽相沉积生长。
10.根据权利要求1所述的方法，其特征在于，所述金属阻挡层和铜籽晶层采用物理汽相沉积生长。
全文摘要
本发明提供一种形成厚金属的单大马士革方法。采用单大马士革工艺在通孔层增加用于降低铜互连方块电阻的额外金属互连，通孔结构和额外多余金属互连合并于同一张光罩中，可以减少工艺复杂度，只需要两次光刻刻蚀即可完成最终结构。并与后一层单大马士革的铜金属线相结合，最终获得较低方块电阻的铜互连线。通过本发明提供的方法可以对铜互连线沟槽的深度进行选择性改变，从而使符合条件的特定区域的铜互连线方块电阻降低，从而实现选择性降低芯片互连方块电阻的目的。在不改变整体铜互连深度、不增大工艺难度、不缩小工艺窗口的前提下，最大程度的降低互联方块电阻，从而降低芯片的信号延迟，降低损耗，提高芯片整体性能。
文档编号H01L21/768GK102446849SQ20111038837
公开日2012年5月9日 申请日期2011年11月29日 优先权日2011年11月29日
发明者姬峰, 张亮, 李磊, 胡友存, 陈玉文 申请人:上海华力微电子有限公司