专利名称：降低层间介质层介电常数的方法
技术领域：
本发明涉及半导体器件制造技术，特别涉及一种降低层间介质层介电常数的方法。
背景技术：
目前，随着集成电路的不断发展，后段金属互连层的层数越来越密集，为了降低整个集成电路(IC)的电阻电容(RC)延迟，提高器件的电学性能，现有技术提供了一种降低层间介质层介电常数的方法:步骤11、请参阅图la，预先提供一半导体衬底100，所述半导体衬底100表面自下而上依次包括第一刻蚀终止层101和层间介质层(Inter-layer dielectric, ILD) 102 ;对层间介质层102进行刻蚀，刻蚀停止在第一刻蚀终止层101上形成沟槽，并在沟槽内填充金属铜103形成当层金属互连层；层间介质层一般采用低介电常数(Low-K)绝缘材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond, BD)材料、未掺杂的硅酸盐玻璃(USG)或氟化玻璃(FSG)等；步骤12、请参阅图lb，在形成的当层金属互连层表面沉积第二刻蚀终止层104 ；步骤13、请参阅图lc，在第二刻蚀终止层104表面形成图案化的光阻胶层105，所述图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层；其中，光阻胶层的开口 一般选择在沟槽比较密集的区域。步骤14、请参阅图ld，以图案化的光阻胶层105为掩膜，刻蚀第二刻蚀终止层104 ；步骤15、请参阅图le，以第二刻蚀终止层104为掩膜，刻蚀金属铜间的层间介质层102至第一刻蚀终止层101表面，在金属铜103间形成多个孔洞106。孔洞内充满了空气，空气的介电常数为1，而FSG和USG的介电常数大于3，BD的介电常数为2.7 3，从介电常数的比较可以看出，孔洞的形成使得层间介质层的整体介电常数下降。需要注意的是，虽然上述方法达到了降低集成电路RC延迟的目的，但是对于关键尺寸(CD)较大的半导体器件来说，由于沟槽之间的间隔(space)较大，在后续沉积下层的刻蚀终止层及下层的层间介质层时，沉积层很容易落进孔洞内，造成孔洞的堵塞及沉积层的坍塌，以致无法进行后续工序。因此，如何降低大尺寸器件的RC延迟成为业内需要解决的问题。
发明内容
有鉴于此，本发明解决的技术问题是:如何降低大尺寸器件的RC延迟。为解决上述技术问题，本发明的技术方案具体是这样实现的:本发明公开了一种降低层间介质层介电常数的方法，应用于半导体器件的后段工艺中，该方法包括:预先提供一半导体衬底，所述半导体衬底表面自下而上依次包括第一刻蚀终止层和层间介质层；对层间介质层进行刻蚀，刻蚀停止在第一刻蚀终止层上形成沟槽，并在沟槽内填充金属铜形成当层金属互连层；该方法还包括:在形成的当层金属互连层表面沉积第二刻蚀终止层；在第二刻蚀终止层表面形成图案化的光阻胶层，所述图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层；以图案化的光阻胶层为掩膜，刻蚀第二刻蚀终止层；以第二刻蚀终止层为掩膜，回刻金属铜间的层间介质层至预定深度；在显露出的金属铜表面自动形成导电薄膜；去除金属铜间的剩余层间介质层，在金属铜间形成多个孔洞。在去除金属铜间的剩余层间介质层之后，该方法进一步包括依次沉积下层的刻蚀终止层和下层的层间介质层。回刻深度为沟槽深度的1/5 1/2。所述导电薄膜为化学电镀选择性淀积形成的钴钨磷化物CoWP，厚度为20 60纳米。所述金属铜间的剩余层间介质层采用稀氢氟酸湿法去除。所述层间介质层包括:黑金刚石BD、未掺杂的硅酸盐玻璃USG或者氟化玻璃FSG。由上述的技术方案可见，本发明将当层金属互连层金属铜间的层间介质层先刻蚀预定深度，在显露出的金属铜表面覆盖导电薄膜后，再去除剩余金属铜间的剩余层间介质层，形成金属铜间的多个孔洞。对于大尺寸的半导体器件，金属铜间的space比较大，如果像现有技术那样，形成的金属铜间的孔洞也比较宽，而本发明导电薄膜具有一定的厚度，使金属铜间的孔洞上口变窄，起到支撑下层刻蚀终止层及下层层间介质层的作用，使得下层刻蚀终止层及下层层间介质层不至于坍塌到孔洞内。因此本发明在制作大尺寸半导体器件时也同样达到了降低RC的目的。
图1a至图1e为现有技术降低层间介质层介电常数的方法的具体剖面示意图。图2为本发明实施例降低层间介质层介电常数的方法的流程示意图。图2a至图2g为本发明实施例降低层间介质层介电常数的方法的具体剖面示意图。图2h为在当层金属互连层表面沉积有下层刻蚀终止层和下层层间介质层的剖面结构示意图。
具体实施例方式为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。本发明实施例降低层间介质层介电常数的方法，其流程示意图如图2所示，包括以下步骤，下面结合图2a至图2g，进行详细说明。
步骤21、请参阅图2a，提供当层金属互连层，具体为:预先提供一半导体衬底100，所述半导体衬底100表面自下而上依次包括第一刻蚀终止层101和层间介质层102 ;对层间介质层102进行刻蚀，刻蚀停止在第一刻蚀终止层101上形成沟槽，并在沟槽内填充金属铜103形成当层金属互连层；层间介质层一般采用Low-K绝缘材料层，例如含有硅、氧、碳、氢元素的类似氧化物的黑钻石材料、未掺杂的硅酸盐玻璃或氟化玻璃等；步骤22、请参阅图2b，在形成的当层金属互连层表面沉积第二刻蚀终止层104 ；步骤23、请参阅图2c，在第二刻蚀终止层104表面形成图案化的光阻胶层105，所述图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层；其中，图案化的光阻胶层的开口一般选择在沟槽比较密集的区域，而且图案化的光阻胶层的开口对应预定区域金属铜及金属铜间的层间介质层，指的是光阻胶层105在沟槽比较稀疏的其它区域全部覆盖，而在预定区域内，即所选择的沟槽比较密集的区域内形成开口，显露出层间介质层102和金属铜103。步骤24、请参阅图2d，以图案化的光阻胶层105为掩膜，刻蚀第二刻蚀终止层104 ；步骤25、请参阅图2e，以第二刻蚀终止层104为掩膜，回刻金属铜103间的层间介质层至预定深度；其中，回刻深度为沟槽深度的1/5 1/2，也就是说并不把金属铜间的层间介质层刻蚀完全，而是显露出一部分金属铜。步骤26、请参阅图2f，在显露出的金属铜103表面自动形成导电薄膜200 ；该步骤是本发明的关键，本发明实施例中导电薄膜为化学电镀选择性淀积形成的钴钨磷化物(CoWP)，由于这种化合物只会淀积在金属铜表面，而不会淀积在其它物质表面，所以CoWP在金属铜表面的形成简单易实现，CoWP会像帽子一样覆盖(coating)在显露出的金属铜表面，即金属铜的上表面及上侧壁，CoffP还具有一定的厚度，具体为20 60纳米。所淀积的CoWP的厚度根据器件的尺寸的不同而适当选择，不能太薄，使得在金属铜之间的space很大时，仍然出现现有技术所述的问题。步骤27、请参阅图2g，去除金属铜103间的剩余层间介质层，在金属铜103间形成多个孔洞201。至此，本发明实施例实现了降低层间介质层介电常数的方法。其中，去除金属铜间的剩余层间介质层可以采用湿法刻蚀或者干法刻蚀。以湿法刻蚀为例，可以采用稀氢氟酸，这是本领域专业人员所熟知的方法，在此不再赘述。进一步地，本发明实施例还包括步骤28、请参阅图2h，依次沉积下层的刻蚀终止层202和下层的层间介质层203。本领域技术人员可以知道，在下层的层间介质层上可以像当层金属互连层一样，制作沟槽和连接孔，在此不再赘述。根据图2h可以看出，本发明的方法可以适用于大尺寸半导体器件，下层的刻蚀终止层和下层的层间介质层可以很好地覆盖当层金属互连层而不发生坍塌。需要说明的是，本发明实施例是利用了在金属铜表面自动形成导电薄膜的特性，在金属铜的上表面及上侧壁覆盖一层导电薄膜，该导电薄膜具有一定的厚度，使金属铜间的孔洞上口变窄，起到支撑下层刻蚀终止层及下层层间介质层的作用，使得下层刻蚀终止层及下层层间介质层不至于坍塌到孔洞内。其它能够在金属铜表面自动形成的导电薄膜，都在本发明的保护范围内。而且，导电薄膜也不限于本发明实施例中化学电镀选择性淀积形成的CoWP，还可以是其它任何方式得到的导电薄膜，该导电薄膜与金属铜连为一体，即使后续不将其去除也不会影响器件的功能。通过本发明的方法，在克服了大尺寸器件所存在的问题的基础之上，实现了本发明的目的，大大降低了层间介质层的介电常数，从而降低了集成电路的RC延迟。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
权利要求
1.一种降低层间介质层介电常数的方法，应用于半导体器件的后段工艺中，该方法包括:预先提供一半导体衬底，所述半导体衬底表面自下而上依次包括第一刻蚀终止层和层间介质层；对层间介质层进行刻蚀，刻蚀停止在第一刻蚀终止层上形成沟槽，并在沟槽内填充金属铜形成当层金属互连层；其特征在于，该方法还包括: 在形成的当层金属互连层表面沉积第二刻蚀终止层； 在第二刻蚀终止层表面形成图案化的光阻胶层，所述图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层； 以图案化的光阻胶层为掩膜，刻蚀第二刻蚀终止层； 以第二刻蚀终止层为掩膜，回刻金属铜间的层间介质层至预定深度； 在显露出的金属铜表面自动形成导电薄膜； 去除金属铜间的剩余层间介质层，在金属铜间形成多个孔洞。
2.如权利要求1所述的方法，其特征在于，在去除金属铜间的剩余层间介质层之后，该方法进一步包括依次沉积下层的刻蚀终止层和下层的层间介质层。
3.如权利要求2所述的方法，其特征在于，回刻深度为沟槽深度的1/5 1/2。
4.如权利要求3所述的方法，其特征在于，所述导电薄膜为化学电镀选择性淀积形成的钴钨磷化物CoWP，厚度为20 60纳米。
5.如权利要求4所述的方法，其特征在于，所述金属铜间的剩余层间介质层采用稀氢氟酸湿法去除。
6.如权利要求1所述的方法，其特征在于，所述层间介质层包括:黑金刚石BD、未掺杂的硅酸盐玻璃USG或者氟化玻璃FSG。
全文摘要
本发明提供一种降低层间介质层介电常数的方法预先提供一表面自下而上依次包括第一刻蚀终止层和层间介质层的半导体衬底；对层间介质层进行刻蚀，刻蚀停止在第一刻蚀终止层上形成沟槽，在沟槽内填充金属铜形成当层金属互连层；在形成的当层金属互连层表面沉积第二刻蚀终止层；在第二刻蚀终止层表面形成图案化的光阻胶层，图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层；以图案化的光阻胶层为掩膜，刻蚀第二刻蚀终止层；以第二刻蚀终止层为掩膜，回刻金属铜间的层间介质层至预定深度；在显露出的金属铜表面自动形成导电薄膜；去除金属铜间的剩余层间介质层，在金属铜间形成多个孔洞。本发明能够降低大尺寸器件的RC延迟。
文档编号H01L21/768GK103165517SQ201110406978
公开日2013年6月19日 申请日期2011年12月8日 优先权日2011年12月8日
发明者王新鹏, 洪中山 申请人:中芯国际集成电路制造(上海)有限公司