专利名称：改进的硅化物形成方式及相关器件的制作方法
技术领域：
本发明一般地涉及半导体领域，更具体地来说，涉及改进的硅化物形成方式及相关器件。
背景技术：
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多个IC时代，其中，每个新时代都具有比先前时代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且对于将被实现的这些进步，需要IC处理和制造中的类似开发。在IC演进过程中，功能密度(即，每个芯片区域中的互连器件的数量)通常都在增加，同时几何尺寸(即，使用制造工艺可以产生的最小部件(或线))减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这样的规模缩小还产生了相对较高的功率耗散值，这可通过使用诸如互补金属氧化物半导体(CMOS)器件的低功率耗散器 件来解决。由于这种按比例缩小的趋势(例如，由于高纵横比)，普遍的制造任务变得更加困难。作为一个实例，一种用于改进源极区域和漏极区域之间的电连接以及相关的源极接触件和漏极接触件之间的电连接的方法在接触孔填充有接触金属之前通过源极和漏极的接触孔对于源极区域和漏极区域执行硅化工艺。然而，当接触孔具有高纵横比时，该接触件穿孔硅化工艺可能更为困难并且很难达到目的。因此，尽管这些方法对于其预期的目的符合要求，但并不能在所有方面都符合要求。
发明内容
为了解决现有技术中所存在的技术问题，根据本发明的一方面，提供了一种方法，包括提供半导体材料，所述半导体材料具有在其中的间隔的源极区域和漏极区域；形成栅极结构，所述栅极结构介于所述源极区域和所述漏极区域之间；对所述栅极结构实施栅极替换工艺，从而形成在其中的金属栅电极；在所述金属栅电极上方形成硬掩模层；在所述半导体材料中相应的源极区域和漏极区域上方形成硅化物层；去除所述硬掩模层，从而暴露所述金属栅电极；以及形成源极接触件和漏极接触件，每个源极接触件和漏极接触件都与所述硅化物层中相应的一个电连接。该方法进一步包括在实施所述栅极替换工艺之前，在所述栅极结构和所述半导体材料上方沉积第一层间介电(ILD)层；以及在形成所述硅化物层之前，去除所述第一 ILD层。该方法进一步包括在所述硅化物层和所述硬掩模层上方沉积第二 ILD层；以及实施化学机械抛光(CMP)工艺，从而平整化所述第二 ILD层。在该方法中，实施所述CMP工艺包括去除所述硬掩模层。该方法，进一步包括去除所述金属栅电极的顶部部分，从而在所述栅极结构中形成开口，以及其中，形成所述硬掩模层包括在所述开口的内部形成所述硬掩模层。
在该方法中，去除所述金属栅电极的所述顶部部分包括去除所述金属栅电极的部分，所述金属栅电极的所述部分的厚度在大约5至10纳米范围内。
在该方法中，形成所述硅化物层包括形成所述硅化物层，使得所述硅化物层从所述栅极结构几乎沿着所述相应的源极区域和漏极区域中的每个的整体向外延伸。
在该方法中，形成所述栅极结构包括在所述栅极结构的所述侧壁上形成隔离件， 以及其中，去除所述硬掩模层包括去除所述隔离件围绕所述硬掩模层的部分。
根据本发明的另一方面，提供了一种方法，包括提供半导体衬底；形成从所述衬底中向上延伸的鳍结构，所述鳍结构具有在其中的间隔的源极区域和漏极区域；形成栅极结构，所述栅极结构接合位于所述源极区域和漏极区域之间的所述鳍结构，所述栅极结构具有在其中的伪栅电极；在所述栅极结构和鳍结构上方沉积第一层间介电(ILD)层；去除所述伪栅电极，从而在所述栅极结构中形成沟槽；将金属层沉积到所述沟槽中，从而形成在其中的金属栅电极；去除所述金属栅电极的顶部部分，从而在所述栅极结构中形成开口 ； 在所述开口中形成硬掩模层；去除所述第一 ILD层，从而暴露所述鳍结构中的所述源极区域和漏极区域；在所述鳍结构中相应的源极区域和漏极区域上方形成硅化物层；去除所述硬掩模层；以及形成源极接触件和漏极接触件，源极接触件和漏极接触件中的每个都与所述硅化物层中相应的一个电连接。
该方法进一步包括在所述硅化物层和所述硬掩模层上方沉积第二 ILD层；以及实施化学机械抛光(CMP)工艺来平整化所述第二 ILD层。
在该方法中，实施所述CMP工艺包括去除所述硬掩模层。
在该方法中，去除所述金属栅电极的所述顶部部分包括去除所述金属栅电极的部分，所述金属栅电极的所述部分的厚度在大约5至10纳米范围内。
该方法包括在形成所述栅极结构之后，在所述源极区域和漏极区域中形成外延生长层。
在该方法中，形成所述栅极结构包括在所述栅极结构的侧壁上形成隔离件，在所述去除所述金属栅电极的所述 顶部部分之后，所述隔离件部分地限定所述开口。
在该方法中，去除所述硬掩模层包括去除所述隔离件围绕所述硬掩模层的部分。
在该方法中，形成所述硅化物层包括形成所述硅化物层，使得所述硅化物层从所述栅极结构几乎沿着所述相应的源极区域和漏极区域中的每个的整体向外延伸。
根据本发明的又一方面，提供了一种半导体器件，包括半导体衬底；鳍结构，被设置在所述半导体衬底上方并且具有从沟道区域向外延伸的间隔的源极区域和漏极区域， 所述沟道区域被限定在所述源极区域和漏极区域之间；栅极结构，被设置在所述鳍结构的部分上方，所述栅极结构接合与所述沟道区域相邻的并且位于所述源极区域和所述漏极区域之间的所述鳍结构；第一硅化物层，被设置在所述鳍结构上方，所述第一硅化物层沿着所述源极区域的顶部部分从所述栅极结构向外延伸；第二硅化物层，被设置在所述鳍结构上方，所述第二硅化物层从所述栅极结构沿着所述漏极区域的顶部部分向外延伸；源极接触件，与所述第一硅化物层电连接并且被配置成将电流传送给所述源极区域；以及漏极接触件，与所述第二硅化物层电连接并且被配置成将电流从所述漏极区域中传送出来。
该器件进一步包括外延生长层，位于所述栅极结构的每个侧面上方的所述鳍结构的所述源极区域和漏极区域中，所述外延生长层对所述沟道区域施加拉伸应变。
该器件进一步包括隔离件，被设置在所述栅极结构的侧壁上方并且穿过所述鳍结构，所述隔离件介于所述侧壁与所述第一硅化物层和所述第二硅化物层之间。
该器件进一步包括ILD层，被设置在所述鳍结构和栅极结构上方；源极接触件和漏极接触件，穿过ILD层中的相应的接触孔延伸；以及接触孔，具有高纵横比。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面制造集成电路器件的方法的流程图2是根据本发明的各个方面的鳍式场效应晶体管(FinFET)器件的示意性透视图3是沿着线3-3所截取的图2中的FinFET器件的示意性部分截面图4至图12是与图3类似的示意性部分截面图(除了示出在制造的各个阶段中的图2的FinFET器件以外)；
图13是根据本发明的另一个实施例的FET器件的示意性部分截面图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考数字和/或字母。这种重复是用于简化和清楚，并且其本身没有指定所述多个实施例和/或配置之间的关系。
图1是根据本发明的各个方面制造集成电路器件的方法100的流程图。在本实施例中，方法100用于制造集成电路器件，该集成电路器件包括鳍式场效应晶体管(FinFET) 器件的。该方法100从框102开始，其中提供了半导体衬底并且在该衬底上方形成了鳍结构。然后，在框104中，临时栅极结构形成在该鳍结构的一部分上方并且在该临时栅极结构的侧壁上形成了隔离件。此外，在框104中，可以将间隔的源极区域和漏极区域形成在该鳍结构中。方法100继续进行框106，其中在鳍结构和临时栅极结构上方沉积了临时ILD层。 为了去除该临时栅极结构上方的临时ILD层的部分，还实施化学机械抛光/平整化(CMP) 工艺。接下来，在框108中，去除临时栅极结构的部分(即，伪栅电极)，从而形成在其中的沟槽。该方法继续进行框110，其中将金属栅电极沉积在沟槽中并且进行部分回蚀，从而在栅极结构中形成开口。然后，在框112中，将硬掩模层沉积在该开口中以及栅极结构的任一侧的临时ILD层上方。然后，利用CMP工艺去除开口外部的硬掩模层的部分。在框114中， 通过蚀刻工艺去除临时ILD层，使得暴露鳍结构的下面的源极区域和漏极区域。该方法进行到框116，其中，在栅极结构的任一侧的鳍结构的源极区域和漏极区域上方形成了硅化物层。更具体地，将金属层沉积在源极区域和漏极区域上方，对该金属层和衬底进行退火，从而产生硅化物并且通过蚀刻工艺将任何残留的未反应金属去除。然后，在框118中，在栅极结构和衬底上方沉积另一 ILD层，并且实施CMP工艺以从金属栅电极上方去除硬掩模层，并且还对该ILD层进行了平整化。最后，在框120中，形成穿过ILD层的源极接触件和漏极接触件，使得这些接触件与相应的源极区域和漏极区域上方的硅化物层电连接。
可以在方法100之前、之间以及之后提供额外的步骤，并且对于该方法的其他实施例而言，所述这些步骤中的一些步骤可以被替换或删除。例如，可以在框104中的形成伪电极结构之后，在源极区域和漏极区域中外延(epi)生长半导体材料。下面的论述示出了可以根据图1的方法100制造的集成电路器件的各个实施例。
现在，参考图2和图3，图2是根据本发明的各个方面的FinFET器件200的示意性透视图，而图3是沿着图2的线3-3所截取的FinFET器件200的示意性部分截面图。在本发明中，术语FinFET器件指的是任意鳍状晶体管。可以在微处理器、存储器单元和/或其他集成电路器件中包括FinFET器件200。出于清楚目的对图2进行了简化，从而更好地说明本发明的创造性概念。可以在FinFET器件200中添加额外的部件，并且在器件200的其他实施例中，下面所述的一些部件可以被替换或删除。
FinFET器件200包括衬底(晶圆)210。衬底210是体硅衬底。可选地，衬底210 包括元素半导体，诸如，晶体结构的娃或锗；化合物半导体，诸如，碳化娃、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；或其组合。可选地，衬底210包括绝缘体上硅(SOI)衬底。可以使用注氧隔离(SIM0X)、晶圆接合和/或其他适当的方法来制造该SOI衬底。衬底210可以包括各种掺杂区域和其他适当的部件。
FinFET器件200包括从衬底210延伸出来的鳍结构212，诸如，硅(Si)鳍。该鳍结构212通过适当的工艺形成，诸如，光刻工艺和蚀刻工艺。例如，可以通过以下工艺来形成该鳍结构212:形成覆盖衬底的光刻胶层(抗蚀层)；将该抗蚀层曝光，从而进行图案化 ；实施曝光后烘焙工艺；以及将该抗蚀层进行显影，从而形成了包括抗蚀层的掩模元件。 然后，可以使用该掩模元件，从而蚀刻硅衬底210中的鳍结构212。可以使用反应离子蚀刻 (RIE)和/或其他适当工艺蚀刻该鳍结构212。可选地，可以通过双图案化光刻(DPL)工艺来形成鳍结构212。DPL是通过将图案分成两个交错的图案来构造衬底上方的图案的方法。 DPL使得部件(例如，鳍)的密度增大。可以使用各种DPL方法，包括双曝光(例如，使用两个掩模组)，形成邻接部件的隔离件并且去除该部件来提供隔离件图案；抗蚀层稳定和/ 或其他适当的工艺。
隔离部件213 (诸如，浅沟道隔离(STI)结构)围绕鳍结构212并且将鳍结构212 与FinFET器件200的其他未示出的鳍隔离开。可以通过利用绝缘材料(诸如，氧化硅、氮化硅、氮氧化硅、其他适当材料或其组合)部分地填充围绕鳍结构212的沟槽(在蚀刻衬底 210之后形成的沟槽，从而形成该鳍结构212)来隔离部件213。该填充的沟槽可以具有多层结构，例如，填充沟槽的热氧化衬垫层和氮化硅。
FinFET器件200包括栅极结构214。该栅极结构214横贯鳍结构212，在所述实施例中，该栅极结构形成在鳍结构212的中部。鳍结构214接合鳍结构212的三个表面，顶面和两个邻接的侧面。除了其他层以外，栅极结构214还包括栅极介电层215和金属栅电极216。在所示的实施例中，栅极介电层215包括高k介电材料，但可选地，可以包括其他适当的介电材料，例如氧化硅或其组合。高k介电材料的实例包括Hf02、HfSi0、HfSi0N、HfTaO, HfTiO, HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高 k介电材料和/或其组合。金属栅电极包括金属，例如AL、Cu、T1、Ta、W、Mo、TaN, NiS1、 CoS1、TiN, WN、TiAl、TiAlN, TaCN, TaC、TaSiN、其他导电材料或其组合。可以使用下面将描述的后栅极工艺形成金属栅电极216。在一些实施例中，栅极结构214可以包括多个其他层，例如保护层、界面层、扩散层、阻挡层、应变感应层或其组合。
如下所述，栅极结构214通过适当的工艺形成，该工艺包括沉积、光刻图案化以及蚀刻工艺。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、 高密度等离子体CVD (HDPCVD)金属有机物CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强 CVD (PECVD)、低压 CVD (LPCVD)、原子层 CVD (ALDCVD)、大气压 CVD (APCVD)、电镀、其他适当方法或其组合。光刻图案化工艺包括光刻胶涂覆(例如，旋转)、软烘、掩模对准、曝光、曝光后烘焙、将光刻胶显影、清洗、干燥(例如，硬烘)、其他适当工艺或其组合。可选地， 通过其他方法(诸如，无掩模光刻、电子束扫描以及离子束扫描)来实现或替代光刻曝光工艺。在又一个可选方式中，光刻图案化工艺能够实现纳米压印技术。蚀刻工艺包括干式蚀刻、湿式蚀刻和/或其他蚀刻方法。
如图2和图3所示，隔离件217形成在栅极结构214上方。隔离件217设置在栅极结构214的侧壁上，并且可以将该隔离件视为栅极结构的部分。可以通过适当工艺将隔离件217形成为适当厚度。例如，将介电层(诸如，氧化硅层)均匀沉积在FinFET器件200的上方；并且然后，蚀刻氧化硅层来去除氧化硅层，从而形成隔离件217。可选地，隔离件217 包括其他介电材料，诸如，氮化硅、氮氧化硅或其组合。
鳍结构212在最接近栅极结构214的那些部分中包括 沟道区域218。鳍结构212 进一步包括沟道区域218的任一侧的掺杂的源极和漏极(S/D)区域219。这些源极区域和漏极区域是具有注入到其中的掺杂物的掺杂区域，该注入到其中的掺杂物符合FinFET 器件200的设计要求。在FinFET器件200是NMOS器件的实施例中，源极区域和漏极区域 219掺杂有η型掺杂物，例如，磷或砷或其组合，而在FinFET器件200是PMOS器件的实施例中，源极区域和漏极区域219掺杂有P型掺杂物，例如，硼或BF2或其组合。源极区域和漏极区域219包括设置在鳍结构212的顶部中的硅化物层220。如图2和图3所示，硅化物层220从栅极结构214向外延伸几乎横跨鳍结构212的整个顶部。在本实施例中，硅化物层220是硅化镍(NiSi)层，但在可选的实施例中，该硅化物层可以包括其他类型的金属。 另外，在一些实施例中，源极区域和漏极区域219可以包括位于硅化物层220中或附近的外延(epi)生长物，从而使沟道区域218产生应变。
如图3所示，层间介电(ILD)层221来围绕FinFET器件200的鳍结构212和栅极结构214。为了清楚，图2中所示的器件200没有ILD 221。FinFET器件200包括源极接触件和漏极接触件222 (MO)，该接触件向下延伸穿过ILD层221并且接合位于源极区域和漏极区域219上方的相应的硅化物层220。该源极接触件和漏极接触件222将FinFET器件 200的源极区域和漏极区域219与金属化层和其他半导体器件电连接。在所示实施例中，源极接触件和漏极接触件222由钨形成，但是，在可选实施例中，这些接触件可以由其他导体 (诸如，铜或招)形成。
图4至图12是与图3类似的示意性部分截面图(除了示出在制造的各个阶段中的FinFET器件200以外)。图4至图12所示的制造阶段对应于使用CMOS技术工艺流程制造器件200。应该理解，可以在图4至图12中所示的阶段之前、之间和/或之后提供额外的工艺，并且如果这些工艺是本领域中周所周知的，则将仅对一些选择的工艺进行简要描述。
参考图4，以部分完成状态示出了 FinFET器件200，并且已经经历了之前的制造步骤。在所示的实施例中，FinFET器件200经历了上述工艺，从而形成包括源极区域和漏极区域219的鳍结构212以及临时栅极结构250。该临时栅极结构250包括栅极介电层215以及由隔离件217所围绕的伪多晶硅层252 (伪栅电极)。栅极介电层215和伪多晶硅层252 可以使用任何适当工艺形成，例如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积 (ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、 等离子体增强CVD (PECVD)、电镀、其他适当方法或其组合。在一些实施例中，可以沉积其他层，例如，覆盖层、界面层、扩散层、阻挡层和应变感应层，从而形成临时栅极结构250的一部分。
另外，在一些实施例中，在位于临时栅极结构250的相反面上的鳍结构212上方生长外延生长层。在这种情况下，沟道区域218设置在外延生长层之间，并且随着外延生长层的生长，由于晶格失配可能在沟道区域中产生应变。在FinFET器件200是NMOS器件的实施例中，外延生长层可以是硅或硅碳(S1:C)并且可以掺杂有η型掺杂物，例如，磷或砷，从而形成了源极区域和漏极区域。在FinFET器件200是PMOS器件的实施例中，外延生长层可以是硅锗(SiGe)并且可以掺杂有P型掺杂物，诸如，硼，从而形成了源极区域和漏极区域。 另外，如图4所示，临时ILD层254沉积在鳍结构212和临时栅极结构250上方，并且已经完成了 CMP工艺以平整化ILD层254，使得该ILD层与临时栅极结构的顶部共面。
现参考图5和图6，实施栅极替换工艺，其中，将临时栅极结构250的顶层去除并替换成金属栅电极。更具体地，图5示出了在去除了伪多晶硅层252 (伪栅电极)之后的临时栅极结构250。可以通过适当的工艺(诸如，干蚀刻工艺和/或湿蚀刻工艺)将伪多晶硅层252从临时的栅极结构250中去除。在将层250蚀刻掉之后，栅极介电层215的顶部和隔离件217的内表面分别限定沟槽260的底面和侧面。接下来，如图6中所示， 沟槽260完全地填充有金属填充层(未示出)，从而形成了金属栅电极216。金属栅电极216通过沉积招或其他导电材料(诸如，铜、鹤或钛)而形成。在一些实施例中，填充沟槽260包括在沉积金属填充层之前沉积功函层。接下来，在沟槽260完全地填充有金属填充层之后，实施蚀刻工艺，从而去除金属栅电极216的一部分。在所不实施例中，从金属栅电极216的顶部蚀刻掉大约5-10纳米(nm)，从而形成了大约有5-10nm深的开口 262。在可选实施例中，可以将更多或更少的金属栅电极蚀刻掉。
现参考图7和图8，为了保护金属栅电极216，将硬掩模沉积在栅极结构上方。具体地，如图7所示，将硬掩模材料层264沉积在开口 262中以及临时ILD层254上方。在本实施例中，该硬掩模材料是氮化硅(SiN)，但在可选实施例中，该硬掩模材料可以是硅碳 (SiC)、氮氧化硅(SiON)或其他适当材料。接下来，如图8所示，实施CMP工艺，从而去除位于开口 262外部的硬掩模材料层264的部分。在实施CMP工艺之后，硬掩模盖266 (即，硬掩模264的一部分)保留在金属栅电极层216上方以及隔离件217之间。硬掩模盖266保护金属栅电极216不受后续工艺的损害。
现参考图9，临时的ILD层254被蚀刻掉，使得暴露鳍结构212中的源极区域和漏极区域219。由于硬掩模盖266的保护，金属栅电极216保持完整无缺。接下来，在图10中，在FinFET器件200上方实施硅化工艺。具体地，实施硅化工艺，诸如自对准的硅化物(自对准硅化物)工艺从而在任意暴露的硅表面上生长出硅化物层。具体地，将诸如镍(Ni)的金属材料至少沉积在鳍结构212上方，升高温度来使得镍与任何暴露给镍的硅发生反应，然后，将任何未反应的镍蚀刻掉。在硅化期间，硅化物层220形成在源极区域和漏极区域219 中。由于在硅化工艺期间暴露整个源极区域和漏极区域，所以所形成的硅化物层220几乎横跨这些区域的整个长度，这些区域包括大约与沟道区域218邻接的源极和漏极的部分。 为了防止损害，硬掩模盖266在硅化期间保留在金属栅电极216上。在可选实施例中，可以将镍以外的其他材料用在该硅化工艺中。
现参考图11，完成了栅极结构214。首先，将ILD层221沉积在鳍结构212和硬掩模盖266上方。然后，实施CMP工艺来平整化ILD层221和金属栅电极216的顶部。具体地，在CMP工艺期间，将硬掩模盖266与隔离件217的顶部部分一起去除。最后，在图12 中，利用额外的介电材料扩大ILD层221，并且形成了穿过该ILD层的源极接触件和漏极接触件222。更具体地，在扩大ILD层221之后，蚀刻接触孔，该接触孔穿过ILD层向下到达硅化物层220。在所示实施例中，该接触孔具有高纵横比(高度与宽度的比例)。在一些实施例中，接触孔的纵横比可以大于大约3，但在其他实施例中，可以处于大约I和3之间。然后，为了形成源极接触件和漏极接触件222，将金属(诸如，钨)沉积在接触孔中，该接触孔向下到达硅化物层220。在形成完毕时，源极接触件和漏极接触件222与硅化物层220电连接。与以前设计相比较，其中，通过高纵横比接触孔实施源极区域和漏极区域的硅化，器件 200中的源极接触件和漏极接触件222可以与源极区域和漏极区域219更好的电连接。在操作期间，当FinFET器件经由栅极结构214 “接通”时，电流可以向下流经源极接触件222， 穿过沟道区域218，并且然后向上流向漏极接触件。值得注意的是，当电流在源极接触件以及漏极接触件222和沟道区域218之间流动，而不流经硅化物层下面的源极区域和漏极区域219的电阻更大的部分时，该电流可以水平地流经硅化物层220。以这种方式，与之前的使用接触孔硅化工艺的设计相比较，可以减小FInFET器件200中的操作电阻。
可以理解，FinFET器件200可以进行其他处理来完成制造。例如，为了电连接形成集成电 路的各个器件部分，可以在鳍结构212和栅极结构214上方形成未示出的多层互连(MLI)，该多层互连包括金属层(例如，Ml、M2等)和金属件介电层(MD)。该多层互连包括垂直互连，诸如，通常的通孔或接触件，以及水平互连，诸如，金属线。各种互连部件可以使用包括铜、钨和硅化物的各种导电材料。在一个实例中，使用镶嵌工艺来形成铜多层互连结构。
图13是根据本发明的另一个实施例的FET器件300的示意性部分截面图。FET器件300与FinFET器件200类似，其中，FET器件300包括半导体衬底310和栅极结构314 ； 然而，在FET器件300中，栅极结构314设置在半导体衬底上方，来替代鳍结构延伸到衬底外部。FET器件300的栅极结构314也与FinFET器件200的栅极结构类似，其中，栅极结构 314包括高k栅极介电层315、金属栅电极316以及隔离件317。另外，在FET器件300中， 将沟道区域设置在衬底310中并且介于源极区域和漏极区域319之间。在一些实施例中， 源极区域和漏极区域319可以包括外延生长层，该外延生长层由适合使沟道区域318产生应变的材料形成。与在FinFET器件200中一样，将硅化物层320设置在源极区域和漏极区域319中，并且从栅极结构314几乎沿着相应的源极区域和漏极区域中的每个的整体向外延伸。另外，将ILD层321设置在栅极结构和半导体衬底310上方，并且源极接触件和漏极接触件322穿过ILD层321延伸并且接合的硅化物层320中的相应一个。最后，可以通过与图4至图12所描绘的工艺类似的工艺来形成FET器件300中的部件，这些部件都与FinFET 器件200中的部件(例如，硅化物层、栅极结构、源极接触件以及漏极接触件等)类似。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。例如，即使所示的实施例以FinFET器件为特征，也可以将上面论述的概念应用于其他半导体器件。例如，本领域的普通技术人员可以理解，可以将图4至图12中所论述的工艺应用于不带有鳍式部件的标准CMOS晶体管(诸如，图13中的FET器件300)从而达到改进与其他集成电路部件的电连接的效果。在这种情况下，可以将源极区域和漏极区域形成在平坦的半导体衬底中，该半导体衬底具有形成在该衬底上方的位于源极区域和漏极区域之间的栅极结构。另外，在一些实施例中，可以稍微改变以上工艺，从而将其应用于两个邻接的互补 FinFET器件，例如，NMOS FinFET和PMOS FinFET0在这种情况下，每个FinFET都可以填充有适当类型的金属(η金属或P金属)并且如图6所示，进行部分回蚀。然后，可以将图7 至图12中所示的剩余工艺应用于每个互补FinFET。本领域的技术人员还应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以进行多种变化、替换以及改变。
本发明提供了许多不同的实施例。不同的实施例可以具有不同的优点，特定的优点对任何实施例而言都不是必须的。在实例中，一种方法包括提供在其中具有间隔的源极区域和漏极区域的半导体材料；形成介于该源极区域和漏极区域之间的栅极结构；在该栅极结构上方实施栅极替换工艺，从而形成在其中的金属栅电极；在该金属栅电极上方形成硬掩模层；半导体材料中的相应的源极区域和漏极区域上方形成硅化物层；去除该硬掩模层，从而暴露金属栅电极；以及形成源极接触件和漏极接触件，每个源极接触件和漏极接触件都与硅化物层中相应的一个电连接。
在实例中，该方法可以额外地包括在实施栅极替换工艺之前在栅极结构和半导体材料上方沉积第一层间介电(ILD)层；以及在形成硅化物层之前去除第一 ILD层。该方法还可以包括在硅化物层和硬掩模层上方沉积第二 ILD层；以及实施化学机械抛光(CMP) 工艺，从而平整化第二 ILD层。实施CMP工艺可以包括去除硬掩模层。该方法可以额外包括去除金属栅电极的顶部部分，从而在栅极结构中形成开口，并且形成硬掩模层可以包括在开口的内部形成硬掩模层。去除金属栅电极的顶部部分可以包括去除金属栅电极的部分，该部分具有大约在5至10纳米范围内的厚度。形成硅化物层可以包括形成硅化物层，使得该硅化物层从栅极结构几乎沿着相应的源极区域和漏极区域中的每个的整体向外延伸。 形成栅极结构可以包括在栅极结构的侧壁上形成隔离件，并且去除硬掩模层可以包括去除隔离件围绕该硬掩模层的部分。
在另一个实例中，一种方法包括提供半导体衬底；形成从衬底向外延伸的鳍结构，该鳍结构具有在其中的间隔的源极区域和漏极区域；形成接合位于源极区域和漏极区域之间的鳍结构的栅极结构，该栅极结构具有在其中的伪栅电极；在该栅极结构和鳍结构上方沉积第一层间介电(ILD)层；去除该伪栅电极，从而在该栅极结构中形成沟槽；将金属层沉积到沟槽中，从而形成在其中的金属栅电极；去除金属栅电极的顶部部分，从而在该栅极结构中形成开口 ；在该开口中形成硬掩模；去除第一 ILD层，从而暴露出鳍结构中的源极区域和漏极区域；在鳍结构中的相应的源极区域和漏极区域上方形成硅化物层；去除该硬掩模层；以及形成源极接触件和漏极接触件，每个源极接触件和漏极接触件都与该硅化物层中相应的一个电连接。该方法可以包括在硅化物层和硬掩模层上方沉积第二 ILD层，以及实施化学机械抛光(CMP)工艺，从而平整化该第二 ILD层。实施CMP工艺可以包括去除硬掩模层。去除金属栅电极的顶部部分可以包括去除金属栅电极的部分，该部分的厚度在大约5至10纳米范围内。该方法还包括在形成栅极结构之后，在源极区域和漏极区域中形成外延生长层。形成栅极结构可以包括在栅极结构的侧壁上形成隔离件，在去除了金属栅电极的顶部部分之后，该隔离件部分地限定开口。去除硬掩模层可以包括去除隔离件围绕硬掩模层的部分。形成硅化物层可以包括形成硅化物层，使得该硅化物层从栅极结构几乎沿着相应的源极区域和漏极区域中的每个的整体向外延伸。
在又一个实例中，一种半导体器件包括半导体衬底；鳍结构，设置在该半导体衬底上方并且具有从沟道区域向外延伸的间隔的源极区域和漏极区域的，该沟道区域被限定在源极区域和漏极区域之间；栅极结构，沉积在鳍结构的部分上方，该栅极结构接合与沟道区域邻接并且位于源极区域和漏极区域之间的鳍结构；第一硅化物层，设置在鳍结构上方， 该第一硅化物层从栅极结构沿着源极区域的顶部部分向外延伸；第二硅化物层，设置在鳍结构上方，该第二硅化物层从栅极结构沿着漏极区域的顶部部分向外延伸；源极接触件，与第一硅化物层电连接并且被配置成将电流传送给源极区域；以及漏极接触件，与第二硅化物层电连接并且被配置成将电流从漏极区域中传送出来 。该器件可以包括外延生长层，位于栅极结构的每个侧面上方的鳍结构的源极区域和漏极区域中，该外延生长层对沟道区域施加拉伸应变。该器件还可以包括隔离件，被设置在栅极结构的侧壁上并且穿过鳍结构，该隔离件介于侧壁与第一硅化物层和第二硅化物层之间。该器件可以额外地包括=ILD层，被设置在鳍结构和栅极结构上方；源极接触件和漏极接触件，穿过ILD层中的相应的接触孔延伸；以及接触孔，具有高纵横比。
权利要求
1.一种方法，包括提供半导体材料，所述半导体材料具有在其中的间隔的源极区域和漏极区域；形成栅极结构，所述栅极结构介于所述源极区域和所述漏极区域之间；对所述栅极结构实施栅极替换工艺，从而形成在其中的金属栅电极；在所述金属栅电极上方形成硬掩模层；在所述半导体材料中相应的源极区域和漏极区域上方形成硅化物层；去除所述硬掩模层，从而暴露所述金属栅电极；以及形成源极接触件和漏极接触件，每个源极接触件和漏极接触件都与所述硅化物层中相应的一个电连接。
2.根据权利要求1所述的方法，进一步包括在实施所述栅极替换工艺之前，在所述栅极结构和所述半导体材料上方沉积第一层间介电(ILD)层；以及在形成所述硅化物层之前，去除所述第一 ILD层。
3.根据权利要求2所述的方法，进一步包括在所述硅化物层和所述硬掩模层上方沉积第二 ILD层；以及实施化学机械抛光(CMP)工艺，从而平整化所述第二 ILD层。
4.根据权利要求3所述的方法，其中，实施所述CMP工艺包括去除所述硬掩模层。
5.根据权利要求1所述的方法，进一步包括去除所述金属栅电极的顶部部分，从而在所述栅极结构中形成开口，以及其中，形成所述硬掩模层包括在所述开口的内部形成所述硬掩模层。
6.根据权利要求5所述的方法，其中，去除所述金属栅电极的所述顶部部分包括去除所述金属栅电极的部分，所述金属栅电极的所述部分的厚度在大约5至10纳米范围内。
7.根据权利要求1所述的方法，其中，形成所述硅化物层包括形成所述硅化物层，使得所述硅化物层从所述栅极结构几乎沿着所述相应的源极区域和漏极区域中的每个的整体向外延伸。
8.根据权利与I所述的方法，其中，形成所述栅极结构包括在所述栅极结构的所述侧壁上形成隔离件，以及其中，去除所述硬掩模层包括去除所述隔离件围绕所述硬掩模层的部分。
9.一种方法，包括提供半导体衬底；形成从所述衬底中向上延伸的鳍结构，所述鳍结构具有在其中的间隔的源极区域和漏极区域；形成栅极结构，所述栅极结构接合位于所述源极区域和漏极区域之间的所述鳍结构， 所述栅极结构具有在其中的伪栅电极；在所述栅极结构和鳍结构上方沉积第一层间介电(ILD)层；去除所述伪栅电极，从而在所述栅极结构中形成沟槽；将金属层沉积到所述沟槽中，从而形成在其中的金属栅电极；去除所述金属栅电极的顶部部分，从而在所述栅极结构中形成开口 ；在所述开口中形成硬掩模层；去除所述第一 ILD层，从而暴露所述鳍结构中的所述源极区域和漏极区域； 在所述鳍结构中相应的源极区域和漏极区域上方形成硅化物层； 去除所述硬掩模层；以及 形成源极接触件和漏极接触件，源极接触件和漏极接触件中的每个都与所述硅化物层中相应的一个电连接。
10.一种半导体器件，包括 半导体衬底； 鳍结构，被设置在所述半导体衬底上方并且具有从沟道区域向外延伸的间隔的源极区域和漏极区域，所述沟道区域被限定在所述源极区域和漏极区域之间； 栅极结构，被设置在所述鳍结构的部分上方，所述栅极结构接合与所述沟道区域相邻的并且位于所述源极区域和所述漏极区域之间的所述鳍结构； 第一硅化物层，被设置在所述鳍结构上方，所述第一硅化物层沿着所述源极区域的顶部部分从所述栅极结构向外延伸； 第二硅化物层，被设置在所述鳍结构上方，所述第二硅化物层从所述栅极结构沿着所述漏极区域的顶部部分向外延伸； 源极接触件，与所述第一硅化物层电连接并且被配置成将电流传送给所述源极区域；以及 漏极接触件，与所述第二硅化物层电连接并且被配置成将电流从所述漏极区域中传送出来。
全文摘要
本发明公开了改进的硅化物形成方式及相关器件。一种示例性的方法包括提供具有在其中的间隔的源极区域和漏极区域的半导体材料；形成栅极结构，该栅极结构介于该源极区域和漏极区域之间；在该栅极结构上方实施栅极替换工艺，从而形成在其中的金属栅电极；在该金属栅电极上方形成硬掩模层；在半导体材料中的相应的源极区域和漏极区域上方形成硅化物层；去除该硬掩模层，从而暴露金属栅电极；以及形成源极接触件和漏极接触件，每个源极接触件和漏极接触件都与硅化物层中相应的一个电连接。
文档编号H01L21/28GK103000506SQ201210100440
公开日2013年3月27日 申请日期2012年4月6日 优先权日2011年9月8日
发明者陈宏铭, 张志豪, 尤志豪 申请人:台湾积体电路制造股份有限公司