半导体集成器件及其制作方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体集成器件及其制作方法。

背景技术：
随着半导体器件集成度的不断提高，往往需要将多种类型的器件集成在一起进行制作，如将多晶硅电阻与MOS器件在同一工艺过程中制作，并且，随着半导体工艺技术节点的降低，传统采用材料为二氧化硅的栅介质层和材料为多晶硅的栅电极层的MOS器件出现了漏电量增加和栅电极层损耗等问题，为解决该问题，现有技术中提出了采用高K材料代替二氧化硅制作栅介质层，采用金属材料代替多晶硅制作栅电极层（简称高K金属栅，HKMG），随之而来出现的将多晶硅电阻与采用HKMG工艺制作的MOS器件集成在一起的集成器件制作工艺也成为了现在研究的热点。在美国专利US6406956中提供了一种集成多晶硅电阻和高K金属栅的半导体器件及其制作方法，该方法流程图如图1所示，包括：步骤S101：提供基底，所述基底包括有源区和隔离区、位于所述有源区表面上的伪栅、位于所述隔离区表面上的多晶硅电阻，所述多晶硅电阻与伪栅同时形成；步骤S102：在所述基底表面上形成第一介质层，所述第一介质层为第零层间介质层（ILD0），并平坦化ILD0，暴露出伪栅和多晶硅电阻表面；步骤S103a：在多晶硅电阻表面上形成保护层；步骤S104：以所述保护层为掩膜，去除所述伪栅，形成沟槽；步骤S105：去除所述多晶硅电阻表面上的保护层；步骤S106：在所述沟槽底部形成高K介质层，在沟槽内的高K介质层上填充金属材料直至金属材料填满所述沟槽，以形成金属栅极层，此时金属栅极层同时覆盖了多晶硅电阻的表面；步骤S107：采用化学机械研磨（CMP）工艺磨抛金属栅极层表面，暴露出ILD0材料，即同时形成了金属栅极和多晶硅电阻。在实际生产过程中发现，采用上述方法制作出的半导体集成器件良率往往不符合要求，尤其是多晶硅电阻的阻值往往低于设计值。

技术实现要素：
为解决上述技术问题，本发明实施例提供了一种半导体集成器件及其制作方法，将多晶硅电阻与高K金属栅集成，且多晶硅电阻的阻值满足了设计要求，提高了半导体集成器件的良率。为解决上述问题，本发明实施例提供了如下技术方案：一种半导体集成器件制作方法，包括：提供基底，所述基底包括有源区和多个浅槽隔离区、位于所述有源区表面上的第一阻挡层，所述第一阻挡层表面与所述多个浅槽隔离区表面齐平；去除第一浅槽隔离区内的部分填充材料，形成一开口，所述开口的底部低于所述有源区表面，所述开口的宽度与所述第一浅槽隔离区宽度相同；在基底表面上形成隔离层，所述隔离层覆盖所述开口的底部和侧壁，所述隔离层材料与所述有源区材料不同，且所述隔离层材料为电性绝缘材料；在所述隔离层表面上形成电阻形成层，所述电阻形成层材料填满所述开口；平坦化所述电阻形成层和隔离层，暴露出所述第一阻挡层表面，得到电阻结构；去除所述第一阻挡层；在所述有源区表面上形成伪栅，在所述第一浅槽隔离区表面内形成电阻，所述伪栅与所述电阻电学绝缘，且所述电阻表面低于所述伪栅表面；形成第一介质层，所述第一介质层覆盖伪栅表面、电阻表面、有源区表面及多个浅槽隔离区表面；平坦化所述第一介质层，仅暴露出所述伪栅表面；以所述第一介质层为掩膜，去除所述伪栅，在所述第一介质层表面内形成金属栅开口；填充所述金属栅开口，得到金属栅极。优选的，所述电阻的上表面低于所述金属栅极上表面5nm-40nm。优选的，所述电阻的下表面低于所述有源区表面5nm-100nm。优选的，所述电阻材料为多晶硅或掺杂的多晶硅。优选的，所述电阻的厚度为优选的，所述去除所述浅槽隔离区内的部分填充材料，形成一开口的过程具体为：采用光刻工艺在所述第一阻挡层表面上形成具有开口图形的第一感光层，所述开口图形的宽度大于或等于所述开口的宽度，且小于或等于第二浅槽隔离区和第三浅槽隔离区之间的宽度，所述第二浅槽隔离区和第三浅槽隔离区为距离所述第一浅槽隔离区最近的两个浅槽隔离区；以具有所述开口图形的第一感光层和所述第一阻挡层为掩膜，采用反应离子刻蚀或化学试剂刻蚀工艺去除未被所述第一感光层和第一阻挡层覆盖的第一浅槽隔离区的部分填充材料，形成所述开口。优选的，所述在所述有源区表面上形成伪栅，在所述第一浅槽隔离区表面内形成电阻的过程具体为：在基底表面上形成伪栅形成层；以具有伪栅图形的第二感光层为掩膜，采用反应离子刻蚀或化学试剂刻蚀工艺去除未被所述第二感光层覆盖的伪栅形成层材料，在所述有源区表面上形成伪栅，同时在所述第一浅槽隔离区表面内形成电阻。优选的，所述隔离层材料为氧化硅、氮氧化硅和氮碳化硅中的至少一种。优选的，所述形成第一介质层之前还包括：形成第二阻挡层，所述第二阻挡层覆盖伪栅表面、电阻表面、有源区表面及多个浅槽隔离区表面；形成所述第二阻挡层之后，在所述第二阻挡层表面上形成所述第一介质层。优选的，所述第一阻挡层和第二阻挡层材料为氮化硅、氮氧化硅和氮碳化硅中的至少一种。优选的，所述基底还包括，位于所述有源区和所述第一阻挡层之间的衬垫氧化层。优选的，所述填充所述金属栅开口，得到金属栅极的过程为：在所述金属栅开口的底部和侧壁形成栅介质层；在金属栅开口内填充栅金属，直至填满所述金属栅开口，形成栅金属层；去除所述第一介质层表面上的栅金属层材料和栅介质层材料，使所述第一介质层表面齐平，得到所述金属栅极。优选的，所述栅介质层材料为高K材料。优选的，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。优选的，所述栅金属层为单一覆层或多层堆叠结构。优选的，所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。优选的，所述栅金属层为多层堆叠结构时，所述栅金属层包括：位于所述栅介质层表面上的功函数层；位于所述功函数层表面上的第二栅金属层，所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。优选的，所述功函数层材料为钛、氮化钛、铊、钛铝或氮化铊。优选的，所述在所述有源区表面上形成伪栅，在所述第一浅槽隔离区表面内形成电阻之后还包括：在位于所述伪栅两侧的有源区表面上形成侧墙；在位于所述伪栅两侧的有源区表面内形成源和漏。优选的，形成所述金属栅极之后，还包括：在所述第一介质层表面上形成第二介质层；形成贯穿所述第二介质层和第一介质层的多个通孔，暴露出源漏材料、金属栅极材料和电阻两端；在所述多个通孔内填充连接线金属，形成插塞，以对所述半导体集成器件进行电连接。优选的，所述第一介质层和第二介质层的材料为氧化硅、B掺杂或P掺杂的氧化硅、或同时掺杂B元素和P元素的氧化硅。本发明实施例还公开了一种半导体集成器件，包括：有源区和多个浅槽隔离区，其中第一浅槽隔离区表面内具有一开口；位于所述开口底部和侧壁的隔离层；位于所述隔离层表面上的电阻；位于所述有源区表面上的金属栅极；其中，所述电阻上表面低于所述金属栅极的上表面，所述电阻的下表面低于所述有源区表面，所述电阻与所述有源区电性绝缘。优选的，所述金属栅极包括：位于所述有源区表面上的栅介质层；位于所述栅介质层表面上的栅金属层，所述栅金属层为单一覆层或多层堆叠结构。优选的，还包括：覆盖所述电阻表面上、有源区表面上、浅槽隔离区表面上和金属栅极侧壁的第二阻挡层；仅覆盖所述第二阻挡层表面的第一介质层；覆盖所述第一介质层表面和所述金属栅极上表面的第二介质层；贯穿所述第二介质层和第一介质层的多个插塞，所述多个插塞分别与源漏、金属栅极和电阻两端电连接。与现有技术相比，上述技术方案具有以下优点：本发明实施例所提供的技术方案，通过在第一浅槽隔离区内形成开口，使开口的底面低于有源区表面，之后将电阻设置在所述开口内，并且在电阻结构形成后再形成伪栅，本发明实施例中通过控制所述开口的深度，使电阻的阻值满足设计要求的基础上，控制伪栅表面高于电阻表面，从而避免了在后续第一介质层平坦化以及金属栅层平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。并且，本发明实施例中最终的电阻是与伪栅在同一光刻和刻蚀过程中形成，从而使电阻制作过程能够与高K金属栅的制作过程集成。另外，本发明实施例中的所述开口宽度与第一浅槽隔离区的宽度相同，并在形成开口时以及填充开口过程中，有源区表面上均设置有第一阻挡层，从而在所述开口的光刻和刻蚀过程中，由于第一阻挡层可阻挡第一浅槽隔离区之外的刻蚀粒子，从而第一感光层上的开口图形宽度可大于实际的开口宽度，降低了当实际开口宽度过小或开口形状过于复杂时的光刻难度，可以制作开口宽度更小或结构更加复杂的电阻，并且由于在开口填充过程中，第一阻挡层可充当填充物的阻挡层，使开口内的填充物不能穿过第一阻挡层而渗入到有源区表面，进而实现了开口的自对准填充效果。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中集成多晶硅电阻和高K金属栅的半导体器件制作方法流程示意图；图2为本发明实施例提供的半导体集成器件制作方法的流程图；图3-16为本发明实施例提供的半导体集成器件制作方法各步骤的剖面图；图17和图18为本发明实施例提供的半导体集成器件的俯视图。具体实施方式正如背景技术部分所述，采用现有技术中的方法制作出的集成半导体器件的良率往往不能满足要求，尤其是与高K金属栅集成的多晶硅电阻的阻值往往低于设计值，发明人研究发现，出现这种问题的根本原因在于，现有技术中的多晶硅电阻结构的表面高度与伪栅结构的表面高度相同，在对金属栅极层进行化学机械研磨的过程中，由于要暴露出第一介质层材料，即要暴露出多晶硅电阻表面，从而导致在栅电极层的CMP过程中，不可避免的会损伤多晶硅电阻表面，即会去除部分多晶硅电阻材料，从而导致多晶硅电阻的阻值小于设计值。基于上述研究的基础上，本发明实施例提供了一种半导体基础器件及其制作方法，该方法流程图如图2所示，包括以下步骤：步骤S201：提供基底，所述基底包括有源区和多个浅槽隔离区、位于所述有源区表面上的第一阻挡层，所述第一阻挡层表面与所述多个浅槽隔离区表面齐平；步骤S202：去除第一浅槽隔离区内的部分填充材料，形成一开口，所述开口的底部低于所述有源区表面，所述开口的宽度与所述第一浅槽隔离区宽度相同；步骤S203：在基底表面上形成隔离层，所述隔离层覆盖所述开口的底部和侧壁，所述隔离层材料与所述有源区材料不同，且所述隔离层材料为电性绝缘材料；步骤S204：在所述隔离层表面上形成电阻形成层，所述电阻形成层材料填满所述开口；步骤S205：平坦化所述电阻形成层和隔离层，暴露出所述第一阻挡层表面，得到电阻结构；步骤S206：去除所述第一阻挡层；步骤S207：在所述有源区表面上形成伪栅，在所述第一浅槽隔离区表面内形成电阻，所述伪栅与所述电阻电学绝缘，且所述电阻表面低于所述伪栅表面；步骤S208：形成第一介质层，所述第一介质层覆盖伪栅表面、电阻表面、有源区表面及多个浅槽隔离区表面；步骤S209：平坦化所述第一介质层，仅暴露出所述伪栅表面；步骤S210：以所述第一介质层为掩膜，去除所述伪栅，在所述第一介质层表面内形成金属栅开口；步骤S211：填充所述金属栅开口，得到金属栅极。本发明实施例所提供的技术方案，通过在第一浅槽隔离区内形成开口，使开口的底面低于有源区表面，之后将电阻设置在所述开口内，并且在电阻结构形成后再形成伪栅，本发明实施例中通过控制所述开口的深度，使电阻的阻值满足设计要求的基础上，控制伪栅表面高于电阻表面，从而避免了在后续第一介质层平坦化以及金属栅层平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本发明实施例提供了一种半导体集成器件制作方法，其各步骤的剖面图如图3-图13所示，下面结合流程图和各步骤的剖面图对该制作方法进行详细描述。步骤S201：如图3所示，提供基底，所述基底包括有源区101、多个浅槽隔离（STI）区102、位于所述有源区101表面上的第一阻挡层104，所述第一阻挡层104表面与所述多个浅槽隔离区102表面齐平；本实施例中所述基底还可以包括，一半导体衬底，一般为硅衬底（图中未示出），位于所述硅衬底表面上的外延层（图中未示出），位于所述外延层表面内的N型和P型阱区，所述浅槽隔离区102位于N型阱区和P型阱区之间，或者在N型和P型阱区的表面内，以隔离不同的器件。本实施例中的有源区101即为被多个浅槽隔离区102隔离开用于制作有源器件的区域，当然，该有源区101内也可具有掺杂粒子，即该有源区101可为N型或P型阱区。本实施例中可采用化学气相淀积（简称CVD）工艺在硅衬底上一次性生长N型或P型外延层，外延层的厚度可按照器件的具体应用要求确定。之后，采用离子注入工艺形成N阱和P阱，在进行离子注入前，可在外延层表面上形成注入氧化层，以保护外延层免受玷污、阻止离子注入过程对衬底的损伤、控制离子注入深度等。需要说明的是，所述“外延层表面上”是指由外延层表面向上的区域，该区域不属于外延层本身；所述“外延层表面内”是指由外延层表面向下延伸的一定深度的区域，该区域属于外延层的一部分，其余描述类同。在形成阱区之后，可先在外延层表面上形成一衬垫氧化层103a，该衬垫氧化层103a的厚度约为100埃-150埃以内，之后在衬垫氧化层103a表面上形成第一阻挡层104，所述第一阻挡层104可在STI氧化物淀积过程中保护有源区101，还可在后续的平坦化过程中充当抛光的阻挡材料，本实施例中所述第一阻挡层104优选为氮化硅层，衬垫氧化层103a优选为氧化硅层，衬垫氧化层103a可作为隔离保护层以保护有源区在去掉第一阻挡层104的过程中免受化学沾污，即是否需要衬垫氧化层103a可根据第一阻挡层104的材料而定，本实施例中的基底优选包括衬垫氧化层103a。在形成第一阻挡层104之后，通过光刻工艺和刻蚀工艺在具有阱区的外延层表面内形成STI浅沟槽，并在进行STI氧化物填充之前，还应在STI浅沟槽的底部和侧壁形成沟槽衬垫氧化物层，以改善硅衬底与沟槽填充氧化物之间的界面特性。之后可采用CVD工艺进行沟槽氧化物的填充，所述沟槽衬垫氧化物层和沟槽氧化物一般均为氧化硅，完成沟槽氧化物的填充后通过化学机械抛光CMP工艺去除STI浅沟槽之外多余的沟槽氧化物，使所述基底表面齐平，得到多个浅槽隔离（STI）区102。需要说明的是，各个浅槽隔离区的宽度可以相同，也可以不同，如电阻结构所在的浅槽隔离区的宽度可以稍大于其他浅槽隔离区的宽度，本实施例中对此不做限定。图3中仅是为了便于突出电阻结构，对各个浅槽隔离区的尺寸做了些许调整，但并不作为对本实施例中各浅槽隔离区宽度关系的限定。形成多个浅槽隔离区102之后，在多个浅槽隔离区102表面上就不存在衬垫氧化层103a材料和第一阻挡层104材料了，即所述第一阻挡层104表面与所述多个浅槽隔离区102表面齐平，衬垫氧化层103a和第一阻挡层104仅覆盖有源区101上方。形成浅槽隔离区102的具体工艺步骤可参照现有技术，这里不再赘述。需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗（SiGe），也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅（SOI）。此外，半导体基底还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。步骤S202：去除第一浅槽隔离区102a内的部分填充材料，形成一开口107，所述开口107的底部低于所述有源区101表面，所述开口107的宽度与所述第一浅槽隔离区102a宽度相同；具体的，可采用光刻工艺在第一阻挡层104表面上形成具有开口图形的第一感光层105，所述第一感光层一般为光刻胶层，若采用电子束直写光刻等工艺，所示第一感光层可为电子束胶层，本实施例仅以第一感光层105为光刻胶层为例进行说明。该过程可以为，先在第一阻挡层104表面旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和第一阻挡层104之间形成抗反射层（图中未示出），以减少不必要的反射；之后采用具有开口图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成开口图案，显影之后得到具有开口图形106的光刻胶层，如图4所示；如图5所示，以具有开口图形106的光刻胶层（即第一感光层105）和所述第一阻挡层104为掩膜，采用反应离子刻蚀（即等离子体刻蚀或干法刻蚀）或化学试剂刻蚀（湿法腐蚀）等工艺，去除未被所述第一感光层105和第一阻挡层104覆盖的第一浅槽隔离区的部分填充材料，形成所述开口107，之后采用化学清洗等方法去除光刻胶层（即第一感光层105）和抗反射层。其中，由于在光刻和刻蚀过程中，有源区101表面上设置有第一阻挡层104，因此，在光刻后的刻蚀过程中，第一阻挡层104可以阻止刻蚀粒子对除第一浅槽隔离区102a两侧的有源区（如图4和图5中标号101a和101b所示区域）表面造成伤害，因此，在刻蚀过程中，第一浅槽隔离区102a两侧的有源区区域可以不覆盖光刻胶层，换句话说，所述开口图形106的宽度h1可以大于实际的开口107的宽度h2，从而降低了当实际开口宽度过小或开口形状过于复杂时的光刻难度，使得采用本发明实施例的方法可以制作开口宽度更小或结构更加复杂的电阻结构。基于上述原因，所述开口图形106的宽度大于或等于所述开口的宽度，且小于或等于第二浅槽隔离区102b和第三浅槽隔离区102c之间的宽度，所述第二浅槽隔离区102b和第三浅槽隔离区102c为距离所述第一浅槽隔离区102a最近的两个浅槽隔离区，即第二浅槽隔离区102b和第三浅槽隔离区102c分别位于第一浅槽隔离区102a两侧，且紧邻第一浅槽隔离区102a。需要说明的是，本发明实施例中所述开口107的深度可以根据电阻阻值的要求而定，一般情况下可小于或等于第一浅槽隔离区102a的深度，特殊情况下甚至可大于第一浅槽隔离区102a的深度，本实施例中对此不做限定。步骤S203：如图6所示，在基底表面上形成隔离层108，所述隔离层108覆盖所述开口107的底部和侧壁，由于形成开口107后，开口107的侧壁即为有源区材料，若要形成电阻，电阻必须与有源区电性绝缘，因此，所述隔离层108材料与所述有源区101材料不同，且所述隔离层108材料为电性绝缘材料；具体可采用PVD、CVD工艺，直接在具有第一阻挡层104的基底表面上沉积隔离层材料，所述隔离层材料为氧化硅、氮氧化硅和氮碳化硅中的至少一种，隔离层108的厚度可根据实际需要而定，本实施例对此不做过多限定。所述CVD工艺包括PECVD（等离子体化学气相淀积）、LPTEOS或HDP（高密度等离子体化学气相淀积）等工艺。步骤S204：如图6所示，在所述隔离层108表面上形成电阻形成层109，所述电阻形成层材料填满所述开口107；与隔离层108的形成方式类似，可采用PVD、CVD、PECVD、LPTEOS或HDP等工艺，在隔离层108表面上沉积电阻形成层材料，直至填满所述开口107。由于除浅槽隔离区102之外的其它有源区区域均覆盖有第一阻挡层104，因此在对开口107进行填充过程中，第一阻挡层104可充当填充物的阻挡层，从而在不需另外设置其它掩膜的情况下，开口107内的填充物也不能穿过第一阻挡层104而渗入到有源区104表面，进而实现了开口107的自对准填充效果。步骤S205：如图7所示，平坦化所述电阻形成层109和隔离层108，暴露出所述第一阻挡层104表面，得到电阻结构110，所述电阻结构110表面与所述第一阻挡层104表面齐平，这里所述的电阻结构110包括平坦化之后的电阻形成层109和隔离层108；具体可采用化学机械研磨CMP工艺去除第一阻挡层104表面上的电阻形成层材料和隔离层材料，所述第一阻挡层104充当了抛光过程的阻挡层。本实施例中所述电阻形成层材料有限为多晶硅或掺杂的多晶硅。需要说明的是，该步骤形成的电阻结构110并非最终的电阻，实际上，在后续处理过程中，电阻结构110中的电阻形成层材料和隔离层材料不可避免的会出现损失，但这并不影响最终形成的电阻的阻值，其原因在后续步骤中进行说明。步骤S206：如图8所示，去除所述第一阻挡层104，该步骤还同时去除了衬垫氧化层103a；具体可采用反应离子刻蚀或化学试剂刻蚀工艺去除第一阻挡层材料和衬垫氧化层材料，若第一阻挡层材料为氮化硅、氮氧化硅和氮碳化硅中的至少一种，则一般可将硅片放入热磷酸槽，以去除硅片表面的氮化物，之后再对硅片进行化学清洗去除衬垫氧化层材料。需要说明的是，去除第一阻挡层104和衬垫氧化层103a的过程中，其它浅槽隔离区内的填充物（氧化硅）以及电阻结构110表面的电阻形成层材料（多晶硅）和隔离层材料（氧化硅等）也可能会出现损失，损失情况因材料的不同也会有差别，具体差别可根据各结构的材料和去除第一阻挡层材料的试剂情况而定。步骤S207：在所述有源区101表面上形成伪栅113，在所述第一浅槽隔离区102a表面内形成电阻114，所述伪栅与所述电阻114电学绝缘，且所述电阻114表面低于所述伪栅表面，以避免后续CMP过程中电阻材料的流失；本实施例中所述电阻形成层材料为多晶硅或掺杂的多晶硅，形成的电阻114的厚度优选为更优选为由于本发明实施例中的电阻结构位于浅槽隔离区的开口内，即电阻的厚度对器件的大小影响不大，因此，本实施例中的方法制作的器件也可以满足器件小型化的制作要求。该步骤的过程具体为：如图9所示，可采用热氧化工艺或自然氧化的方式，先在基底表面上形成较薄的隔离氧化层103b（一般为氧化硅），该隔离氧化层103覆盖有源区101表面和电阻形成层109表面和暴露出的侧壁部分，即在浅槽隔离区102表面上和隔离层108表面未覆盖隔离氧化层材料，隔离氧化层103b的厚度优选在20埃-50埃，更优选为30埃左右，以保护电阻结构110，之后在隔离氧化层103b表面上、浅槽隔离区102表面上以及隔离层108表面上形成伪栅形成层111，具体可采用PVD或CVD工艺沉积形成伪栅形成层111；如图10所示，采用光刻工艺，以具有伪栅图形的第二感光层112为掩膜，采用反应离子刻蚀（干法刻蚀）或化学试剂刻蚀工艺去除未被所述第二感光层112覆盖的伪栅形成层111材料，在所述有源区表面上形成伪栅113，同时在所述第一浅槽隔离区表面内形成电阻114。本实施例中为了避免在刻蚀过程中伤害到伪栅113表面，还可在第二感光层112和伪栅形成层111之间设置硬掩膜（图中未示出），硬掩膜材料为对多晶硅的刻蚀选择比较高的材料，优选为氮化硅。其中，本实施例中的伪栅形成层材料可与电阻材料相同，也可不同，若二者材料相同，则所述伪栅形成层材料也优选为多晶硅或掺杂的多晶硅，但是，若同为掺杂的多晶硅，伪栅形成层的掺杂浓度可与电阻形成层的掺杂浓度相同也可不同，只要不影响最终的电阻的阻值即可，本实施例中优选二者的掺杂浓度相同。此时，可采用干法刻蚀或湿法腐蚀工艺去除伪栅形成层材料，若采用干法刻蚀去除伪栅形成层材料（即多晶硅）时，可以选择氯气、氦气、溴化氢或者氦气和氧气的混合物，采用干法刻蚀的优点是，各向异性、选择性好以及刻蚀效率高。若采用湿法腐蚀工艺，可选用四甲基氢氧化铵溶液去除伪栅形成层材料（即多晶硅），质量百分比浓度为2~4%，温度为50℃～90℃，腐蚀速率为100~3000埃/分钟，腐蚀多晶硅与氧化硅的速率比大于100:1；采用湿法刻蚀的优点是操作简便、对设备要求低、易于大批量生产。若伪栅形成层材料与电阻材料不同，所述伪栅形成层材料可选择对多晶硅刻蚀选择比较大的材料，如SiGe，在对伪栅形成层材料进行刻蚀过程中，可尽量减小对电阻材料的损伤。同样，可采用干法刻蚀（等离子刻蚀工艺）或湿法腐蚀工艺去除伪栅形成层材料，若采用干法刻蚀工艺，去除伪栅形成层材料（SiGe）时，采用的气体为热HCl气体。需要说明的是，对伪栅形成层的刻蚀过程及去除隔离氧化层103b的过程，可以影响到最终的电阻的厚度，可根据对电阻厚度的要求选择伪栅形成层和隔离氧化层的刻蚀工艺。如在去除伪栅形成层材料时采用干法刻蚀工艺，并通过控制刻蚀过程，使刻蚀设备在刻到隔离氧化层103b材料时即刻停止刻蚀，之后采用化学清洗工艺去除隔离氧化层103b，在此过程中，对电阻材料的损伤很小，基本上最终形成的电阻的厚度即为去除衬垫氧化层103a后的电阻形成层材料的厚度。当然，也可以在去除伪栅形成层和隔离氧化层材料时去掉部分电阻形成层材料，来得到最终的电阻。换句话说，本实施例中的电阻表面可以高于有源区表面，也可与有源区表面齐平，本发明实施例对此不做限制，只要最终的电阻表面低于伪栅表面即可。本实施例优选在去除伪栅形成层和隔离氧化层103b之后的电阻表面基本与伪栅形成层的下表面齐平，如图10所示。如图11所示，本实施例在去除伪栅形成层之后，还包括：在位于所述伪栅113两侧的有源区表面上形成侧墙（图中未示出）；在位于所述伪栅113两侧的有源区表面内形成源115a和漏115b。该过程具体为：采用光刻工艺在有源区表面上形成具有轻掺杂漏（简称LDD）图形的光刻胶层，之后以具有LDD图形的光刻胶层为掩膜，采用离子注入工艺形成LDD（图中未示出）。之后采用CVD工艺在具有LDD的有源区表面上形成侧墙介质层（一般为氧化硅），对侧墙介质层进行反刻，在伪栅113两侧形成侧墙，在对侧墙介质层进行反刻的同时也会去除之前工艺可能未去除干净的未被伪栅覆盖的隔离氧化层材料，如图11所示，此时才最终得到伪栅113，本实施例中所述的伪栅113包括伪栅形成层111和未被去除的隔离氧化层103b。之后再采用光刻工艺在有源区表面上形成具有源漏图形的光刻胶层，并以具有源漏图形的光刻胶层为掩膜，采用离子注入工艺和退火工艺在位于所述伪栅113两侧的有源区表面内形成源115a和漏115b。步骤S208：如图12所示，形成第一介质层117，所述第一介质层117覆盖伪栅113表面、电阻114表面、有源区表面及多个浅槽隔离区表面，本实施例中的第一介质层117优选为第零层间介质层，简称ILD0层；本实施例中为了进一步的保证在ILD0层CMP过程中，减少对电阻表面的伤害，同时也为了避免过度损伤伪栅表面，如图12所示，在形成所述第一介质层117之前，还可采用PVD、CVD工艺形成第二阻挡层116，所述第二阻挡层116覆盖伪栅113表面、电阻114表面、有源区表面及多个浅槽隔离区表面。本实施例的第一阻挡层104和第二阻挡层116材料均优选为氮化硅，所述第一阻挡层104厚度优选为第二阻挡层116厚度也优选为形成第二阻挡层116之后，可采用CVD等工艺在第二阻挡层116表面上形成所述第一介质层117，如图12所示。需要说明的是，理论上，本实施例中为了避免在ILD0层CMP过程中损伤电阻表面，只要保证伪栅表面和电阻表面具有高度差即可，由于在以上步骤中形成的伪栅表面必然高于电阻表面，因此，在本发明其它实施例中，还可不设置阻挡层108，这种情况下，在ILD0层CMP过程结束后，至少要保留电阻表面上的部分ILD0层材料，并且，一般情况下，为了完全暴露出伪栅表面，在ILD0层的CMP后期会以较慢的磨抛速度进行适当程度的过抛。步骤S209：如图13所示，平坦化所述第一介质层117，仅暴露出所述伪栅表面，由于在以上步骤中形成的电阻表面基本与伪栅形成层下表面齐平，即电阻表面低于伪栅表面，因此，在该平坦化过程中，不会暴露出电阻表面；具体的，若设置第二阻挡层116，可采用CMP工艺磨抛ILD0层表面，去除多余的ILD0层材料和伪栅表面上的第二阻挡层材料，以暴露出伪栅106的表面。在ILD0层的CMP过程中，可先以较快的速率对ILD0层材料进行磨抛，当磨抛到第二阻挡层116表面时，减小CMP的速度，即以较慢的速率磨抛第二阻挡层116表面，直至暴露出伪栅113的表面。为保证完全暴露伪栅表面，还可对伪栅113表面上的第二阻挡层116进行过抛，由于此时的CMP速率已经很慢了，因此过抛对伪栅表面的损伤很小，并且，由于电阻表面低于伪栅表面，且有第二阻挡层116的阻挡，而伪栅表面的材料跟第二阻挡层材料不同，因此基本上不需对过抛时间做限制，只要设定在过抛过程磨抛到第二阻挡层材料时停止，也不会对电阻表面造成伤害。在CMP过程中采用的研磨液可以是以氧化硅或者氧化铈为主要成分的研磨液，所述研磨液对氧化硅与氮化硅的平坦化速率选择比大于1。其中，所述氧化硅研磨液的颗粒尺寸为1~100nm，采用氧化硅研磨液的优点是：研磨颗粒分散性好、化学性质活泼、后清洗过程容易的优点；所述氧化铈研磨液的颗粒尺寸为10~20nm，采用氧化铈研磨液的优点是：具有抛光速率高、材料的去除率高、对被抛光表面的损伤较小的优点。在本实施例中，第一介质层110的材料为氧化硅、第二阻挡层108材料为氮化硅、氮氧化硅和氮碳化硅中的至少一种，选择CMP的研磨液对氧化硅和氮化硅的选择比大于1的工艺参数能够保证高于伪栅的氮化硅阻挡层与氧化硅ILD0层能一起被去除。若不设置第二阻挡层116，则可根据CMP的时间，来控制CMP的磨抛速率，即在CMP前期，可以较快的速率进行ILD0层材料的磨抛，当CMP时间超过一预设时间时，开始减小CMP磨抛速率，即以较慢的磨抛速率去除伪栅表面剩余的ILD0层材料，为保证完全暴露伪栅表面，还可对伪栅表面上的ILD0层材料进行过抛，由于此时的CMP速率已经很慢了，因此过抛对伪栅表面的损伤很小，并且，由于伪栅表面高于电阻表面，因此，在过抛过程中可以不需严格控制磨抛时间，只要保留电阻107表面的部分第一介质层110材料，即可避免对电阻表面的伤害。步骤S210：如图14所示，以所述第一介质层117为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除所述伪栅，在所述第一介质层表面内形成金属栅开口118；当伪栅形成层下方具有隔离氧化层103b时，该过程具体为，以所述第一介质层116为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除所述伪栅区域的伪栅形成层材料和隔离氧化层材料，具体工艺参数可参考以上描述。步骤S211：如图15所示，填充所述金属栅开口118，得到金属栅极119。该过程具体为，如图15所示，可采用PVD或CVD等工艺在具有金属栅开口118的第一介质层117表面上形成栅介质层119a，所述栅介质层119a覆盖所述金属栅开口118的底部和侧壁；采用PVD或CVD等工艺在底部和侧壁附着有栅介质层119a的金属栅开口内填充栅金属，直至填满所述金属栅开口，形成栅金属层119b；之后，可采用CMP工艺去除所述第一介质层表面上的栅介质层119a材料和栅金属层119b材料，使所述第一介质层表面齐平，得到所述金属栅极119。这里所述金属栅极119包括经CMP工艺之后的栅介质层119a和栅金属层119b，即金属栅极119的厚度为CMP工艺之后的栅介质层119a和栅金属层119b的厚度之和，理论上，金属栅极119的厚度即为金属栅开口118的深度，但在实际生产中，由于CMP过程中会过抛，金属栅极119的厚度一般稍小于金属栅开口118的深度。优选的，本实施例中所述电阻114的上表面低于所述金属栅极119上表面5nm-40nm，以避免在对栅介质层119a和栅金属层119b进行CMP过程中损伤电阻114表面，并且，所述电阻114的下表面低于所述有源区101表面5nm-100nm，以尽量保证电阻114的上表面低于金属栅极的上表面。本实施例中所述栅介质层119a的材料为高K材料，所述高K材料包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。本实施例中的所述栅金属层119b可以为单一覆层或多层堆叠结构。当所述栅金属层119b为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。当所述栅金属层为多层堆叠结构时，所述栅金属层119b包括：位于所述栅介质层119a表面上的功函数层（图中未示出），所述功函数层材料可以为钛、氮化钛、铊、钛铝或氮化铊；位于所述功函数层表面上的第二栅金属层（图中未示出），所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。本发明另一实施例中，在形成所述金属栅极之后，还需将该半导体集成器件与外部器件进行电连接，参见图16，该过程具体为：在所述第一介质层117表面上形成第二介质层120，本实施例中该第二介质层为第一层间介质层，简称ILD1层，具体可采用CVD工艺形成第二介质层120，之后还可对第二介质层120进行化学机械研磨，去除多余的第二介质层材料，使第二介质层120表面齐平；形成贯穿所述第二介质层120和第一介质层117的多个通孔，暴露出源漏材料、金属栅极材料和电阻两端，具体可采用光刻工艺和刻蚀工艺形成所述多个通孔，具体过程与现有技术类似，这里不再赘述；在所述通孔内填充连接线金属，形成插塞121，以对所述半导体集成器件进行电连接，通过插塞121引出源极、漏极、金属栅极以及电阻的两个引线端，在通孔内填充连接线金属的工艺也可参考现有技术。本实施例中所述第二介质层的材料与第一介质层110材料相同，即为氧化硅、B掺杂或P掺杂的氧化硅、或同时掺杂B元素和P元素的氧化硅。本发明实施例通过在第一浅槽隔离区内形成开口，使开口的底面低于有源区表面，之后将电阻设置在所述开口内，并且在电阻结构形成后再形成伪栅，本发明实施例中通过控制所述开口的深度，使电阻的阻值满足设计要求的基础上，控制伪栅表面高于电阻表面，从而避免了在后续第一介质层平坦化以及金属栅层平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。并且，本发明实施例中最终的电阻是与伪栅在同一光刻和刻蚀过程中形成，从而使电阻制作过程能够与高K金属栅的制作过程集成。需要说明的是，采用本发明实施例的方法制作出的电阻结构可以多样化，并不限定为传统的电阻结构，还可以为三维立体式电阻结构，具体如图17和图18所示，图17为常规电阻结构的俯视图，即电阻的俯视结构为长条形，条形的两端为电阻的两个引线端121。图18为弓形电阻结构的俯视图，由于本实施例中在STI内形成电阻开口时，由于有第一阻挡层的阻挡作用，使得第一感光层上的开口图形宽度可大于实际的开口宽度，从而降低了当实际开口宽度过小或开口形状过于复杂时的光刻难度，即可以做更加复杂的电阻结构，图18仅以弓形电阻结构为例。理论上，由于在形成电阻形成层之前，会在开口侧壁和底部先设置隔离层，从而使得电阻开口甚至可以大于STI的宽度，只需在刻蚀开口过程中，先刻蚀掉部分第一阻挡层材料即可。与上述方法相对应，本发明另一实施例公开了采用上述方法制作出的半导体集成器件，将采用HKMG工艺制作出的MOS器件与电阻集成在一起，并且制作出的电阻的阻值能够满足设计要求，提高了器件整体的良率。该半导体集成器件的结构图可参照图16和图17，包括：有源区101、多个浅槽隔离区102，其中第一浅槽隔离区102a表面内具有一开口；位于所述开口底部和侧壁的隔离层108；位于所述隔离层108表面上的电阻114；位于所述有源区101表面上的金属栅极119；其中，所述电阻114上表面低于所述金属栅极119的上表面，所述电阻114的下表面低于所述有源区101表面，所述电阻114与所述有源区115电性绝缘，本实施例中优选为所述电阻114上表面低于所述金属栅极119的上表面5nm-40nm，所述电阻114的下表面低于所述有源区101表面5nm-100nm，更优选为，所述电阻上表面与所述金属栅极的底部基本齐平。本实施例中所述金属栅极119包括：位于所述有源区101表面上的栅介质层119a，所述栅介质层119a材料为高Ｋ材料；位于所述栅介质层119a表面上的栅金属层119b，所述栅金属层119b为单一覆层或多层堆叠结构，所述栅金属层119b的具体结构和材料如方法实施例所述，这里不再赘述。除上述结构之外，该半导体集成器件还包括：覆盖所述电阻114表面上、有源区115表面上、浅槽隔离区102表面上和金属栅极119侧壁的第二阻挡层116，所述第二阻挡层116材料为氮化硅；仅覆盖所述第二阻挡层116表面的第一介质层117；覆盖所述第一介质层117表面和所述金属栅极119上表面的第二介质层120；贯穿所述第二介质层120和第一介质层117的多个插塞121，所述多个插塞121分别与源115a、漏115b、金属栅极119和电阻114两端电连接，本实施例中所述插塞优选为钨塞。本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。