专利名称：使用选择性外延生长制造的半导体器件的制作方法
技术领域：
本申请一般涉及制造半导体器件的方法。
背景技术：
诸如MOSFET和JFET等半导体器件一般使用离子注入技术制得。然而，MOSFET存在一些与栅氧化层有关的可靠性和性能问题。与MOSFET不同，离子注入的JFET器件可使用自对准工艺制造，并且可设计为使其不会发生氧化物界面问题。不过，离子注入遗留了可能影响器件性能的残留损伤。另外，在SiC中，P型注入层比外延生长的P型层的电阻更高。注入也可能导致非突变的Pn结，可能造成难以精确测定临界器件参数。因此，仍然需要不涉及离子注入的制造JFET等半导体器件的改进方法。
发明内容
本发明提供了一种方法，所述方法包括穿过第一掩模中的一个或多个开口选择性蚀刻第一层半导体材料以形成半导体材料的第一和第二不连续的凸起区域，所述第一和第二不连续的凸起区域的上表面由所述第一掩模覆盖，其中，所述第一层半导体材料位于第二层半导体材料上，所述第二层半导体材料位于第三层半导体材料上，所述第三层半导体材料位于半导体衬底上，其中，所述第一层和第二层半导体材料为第一导电型，所述第三层半导体材料为与所述第一导电型不同的第二导电型，其中，蚀刻使得第二层半导体材料在与所述第一和第二不连续的凸起区域相邻的和这些区域之间的区域露出，并且，所述第一掩模包括在所述第一半导体层上的再生长掩模材料层和所述再生长掩模材料层上的蚀刻掩模材料层，在所述第二层半导体材料上在所述第一和第二不连续的凸起区域之间的区域中沉积第二掩模；蚀刻穿过所述第二层半导体材料和所述第三层半导体材料，以使所述衬底在与所述第一和第二掩模相邻的区域露出；移除所述第二掩模以使所述不连续的凸起区域之间的区域露出；移除所述蚀刻掩模材料层以使所述不连续的凸起区域的上表面由所述再生长掩模材料覆盖；在所述第一和第二不连续的凸起区域之间的区域上和与所述第一和第二不连续的凸起区域相邻的衬底上外延生长所述第二导电型的一层或多层半导体材料；移除所述再生长掩模材料；在所述第一和第二不连续的凸起区域之上、在所述第一和第二不连续的凸起区域之间的区域之上以及在与所述第一和第二不连续的凸起区域相邻的所述第二导电型的所述一层或多层半导体材料的栅极区上沉积第三掩模；蚀刻穿过在与所述第三掩模相邻的区域中的所述第二导电型的所述一层或多层半导体材料；和移除所述第三掩模。
还提供了由上述方法制造的半导体器件。本发明中还提供了一种方法，所述方法包括穿过第一掩模中的一个或多个开口选择性蚀刻再生长掩模材料层，以形成半导体材料的不连续的凸起区域，所述不连续的凸起区域具有上表面和侧壁，其中，所述再生长掩模材料层位于第一层半导体材料上，所述第一层半导体材料位于第二层半导体材料上，所述第二层半导体材料位于第三层半导体材料上，所述第三层半导体材料位于衬底上，其中，所述第二层半导体材料为第一导电型，所述第一层和第三层半导体材料为与所述第一导电型不同的第二导电型，并且，蚀刻包括蚀刻穿过所述再生长掩模材料层和所述第一层半导体材料以使下面的第二层半导体材料在与所述第一掩模相邻的区域露出；移除所述第一掩模以使所述不连续的凸起区域的上表面由所述再生长掩模材料覆盖；在所述不连续的凸起区域的侧壁上和与所述不连续的凸起区域相邻的所述第二层半导体材料上外延生长所述第一导电型的一层或多层半导体材料；和从所述不连续的凸起区域的上表面移除所述再生长掩模材料。还提供了由上述方法制造的半导体器件。本文中阐述了本教导的这些和其他特点。
本领域的技术人员将理解，以下描述的附图仅是用于说明的目的。这些附图并不意图以任何方式限制本教导的范围。图I是具有选择性生长的P型栅极区的横向JFET器件的截面示意图。图2A和2B是η型衬底中形成的槽中外延再生长的P型材料的截面SEM图像，分别为垂直于主平面(图2Α) [ S卩，沿(1100)方向]和平行于主平面(图2Β) [ S卩，沿(11卻)方向]。图3Α是LJFET器件的布局的示意图，包括器件的截面的SEM图像。图3Β是具有再生长P型栅极的器件的SEM截面图像，显示出η+源和漏接触区之间的再生长P型栅极，其中栅极的长度(Le)为0.9μπι。图4是横向JFET器件在8个不同的栅极-源电压值(Vgs)下的漏电流(Id)随漏-源电压(Vd)变化的曲线，所述器件通过使用全外延制造工艺制造，栅极长度(Le)为O. 8 μ m，栅极宽度(Wg)为 200 μ m。图5是经源/漏区的选择性再生长制得的JFET器件的截面示意图。图6A 6Q描述了具有选择性再生长的栅极区的器件的制造方法，显示了在制造工艺中的各步骤中的器件的示意性的俯视图和截面图。图7A 7F描述了具有选择性再生长的源/漏区的器件的制造方法，显示了在制造工艺中的各步骤中的器件的截面示意图。
具体实施例方式为了解释本说明书，此处使用的“或”是指“和/或”，除非另有说明或者“和/或”的使用明显不合适。此处使用的“a”表示“一个或多个”，除非另有说明或者“一个或多个”的使用明显不合适。“comprise'“comprises'“comprising”、“include”、“includes”和“including”的使用可以互换而非意图限制。此外，当一个或多个实施方式的描述采用术语“comprising”时,本领域的技术人员应当理解,在一些特定的情况中，作为替代,可使用“基本由……构成”和/或“由……构成”的语言描述这些实施方式。还应当理解，在一些实施方式中，步骤的顺序或执行某些操作的顺序并不重要，只要本教导仍然能够保持运作即可。此外，在一些实施方式中，两个以上的步骤或操作可同时进行。现在描述诸如横向结型场效应晶体管(JFET)等半导体器件的制造方法。所述方法包括穿过再生长掩模材料中的开口进行选择性外延以形成所述器件的栅极区或源/漏区。所述器件可由SiC等宽带隙半导体材料制成。所述再生长掩模材料可以为TaC。此处描述的方法可消除对于离子注入的需要，离子注入可能导致影响器件性能的残留损伤。另外，使用离子注入制造的器件具有缓变Pn结或非突变pn结。与使用离子注入制造的器件不同，具有全外延层的集成电路具有突变pn结。在此处描述的方法中，使用同一掩模来界定器件的栅极区和源/漏区。该自对准工艺因而能够精确控制器件的尺寸，而不需要重要的重对准步骤。以下描述为用于制造集成电路的由SiC等宽带隙半导体材料制造横向结型场效应晶体管(JFET)的方法。此处描述的方法采用半导体材料的选择性外延再生长，即，使用再生长掩模(例如，TaC掩模)以隔离出特定区域进行外延生长。选择性外延再生长可用于形成器件的栅极层或源/漏层。此处描述的方法能够消除对于离子注入的需要。根据一些实施方式，选择性再生长技术可用于形成晶体管的P+栅极区。在该器件中，n+源/漏层在沟道层上生长，被选择性蚀刻回退至沟道层以形成源/漏区，然后生长P型栅极层。该全外延法采用自对准的选择性再生长技术，即使用掩模(例如TaC)来防止P型材料在源/漏区上的再生长。图I中显示了具有选择性生长的栅极的横向JFET的示意性截面。如图I所示，器件包括衬底18、形成于衬底18上的p.层16、形成于p.层16上的rT层14和形成于rT层14上的凸起的n+区域12。如图I所示，器件还包括在凸起的n+区域之间的P型栅极区，该区域包括P—层28和P+层30。尽管图I中显示了两个P型层，但该器件也可通过使用一个P型层制造。又如图I所示，在η+区域上形成欧姆接触34，并在欧姆接触34上形成最终的金属层38，从而形成源接触和漏接触。使用TaC掩模的选择性再生长已经由Li et al，"Selective Growth of 4H_SiCon4H_SiC Substrates Using a High Temperature Mask, "Materials Science ForumVols. 457-460 (2004) pp. 185-188论证。对已公布的技术进行了变化，S卩，使用通过在碳层上沉积钽层，然后在真空中退火以使这两层反应而形成的TaC掩模。使用该技术，在不具有缓冲层或沟道层的n+衬底上成功地实现了选择性再生长。图2A和2B中显示了 n+衬底上的选择性生长的P型SiC的SEM截面，分别为栅极宽度垂直于主平面(图2A)[即，沿(1100)方向]和平行于主平面(图2B) [B卩，沿(11卻)方向])。前述技术用来制造具有再生长的P型栅极的器件。图3A中描绘了该器件的示意图，该图是LJFET器件的布局的示意图，包括该器件的截面的SEM图像。图3B是具有再生长的P型栅极的器件的SEM截面图像，显示出n+源和漏接触区之间的再生长的P型栅极，其中栅极的长度(Le)为O. 9 μ m。图4是横向JFET器件在8个不同的栅极-源电压值(Vgs)下的漏电流(Id)随漏-源电压(Vd)变化的曲线，所述器件通过使用全外延制造工艺制造，栅极长度(Le)为 O. 8 μ m，栅极宽度(Wg)为 200 μ m。根据一些实施方式，选择性再生长技术可用来形成器件的源/漏区。图5是具有选择性生长的源/漏区的器件的外延层的截面示意图。使用选择性生长源/漏区可减少或消除器件中的界面陷阱的影响。具有再生长的源/漏区的器件可如下制成在沟道层上生长P型栅极层、沉积再生长掩模材料层(例如，TaC)、图案化再生长掩模材料层上的干式蚀刻掩模材料、干式蚀刻穿过再生长掩模层及其下面的P型SiC栅极层直至沟道层、移除蚀刻掩模、然后在露出的沟道层上以及P+栅极外延层的侧壁上再生长n+源/漏层。为了增强器件的性能，在露出的沟道层上以及P+栅极外延层的侧壁上可再生长n_层和n+层。n_层可提供n+和p+材料之间的漂移区，从而获得充足的闭锁电压。这样，可将沟道与界面陷阱屏蔽开而不致损失闭锁电压。图6A 6Q描述了具有选择性再生长的栅极区的器件的制造方法，显示了在制造工艺中的各步骤中的器件的俯视图和截面图。如图6A所示，在衬底18上生长有p_缓冲层16、n_缓冲层14和η.保护层12。衬底18可以是半绝缘(SI)衬底(例如，半绝缘SiC)。器件的源区和栅极区随后用再生长掩模材料20和蚀刻掩模材料22进行图案化，如图6Β中的俯视图及图6C中的截面图所示。示例性的再生长掩模材料包括但不限于TaC和C。随后蚀刻器件的未掩蔽部分直至沟道层，如图6D中的俯视图和图6Ε中的截面图所示。一些器件的沟道可以蚀刻得更深以使阈值电压更偏正。耗尽型器件可通过在其他蚀刻之前在其顶部图案化形成光致抗蚀剂(PR)掩模而将其与其他蚀刻屏蔽开。光致抗蚀剂(PR)蚀刻掩模24随后在器件的活性沟道区域上图案化，如图6F中的俯视图和图6G中的截面图所不。随后干式蚀刻器件的未掩蔽部分直至SI衬底和PR掩模，并剥去蚀刻掩模，如图6Η中的俯视图和图61中的截面图所示。不过，外延再生长掩模20仍然留在原处。随后再生长p.外延层28和P+外延层30，如图6J中的俯视图和图6Κ中的截面图所示。如上所述，器件也可通过仅生长P+层(而非Ρ_层和P+层)而制造。可增添Ρ_层来增强最大源/漏(s / D)-栅极(G)击穿。理想的是，在该步骤中在再生长掩模上不生长外延材料。不过，对于SiC器件，在再生长掩模上可形成多晶SiC。多晶SiC可通过氧化(例如在管式炉中)然后进行湿式蚀刻而除去。随后剥离再生长掩模20，图案化形成光致抗蚀剂掩模32以覆盖器件的栅极、栅极焊盘、源区和漏区，随后干式蚀刻再生长的P+层30和再生长的p_层(如果存在)直至分隔器件，如图6L中的俯视图和图6M中的截面图所示。随后剥离光致抗蚀剂掩模32，在器件的栅极区、源区和漏区上图案化形成欧姆金属34并退火，如图6N中的俯视图和图60中的截面图所示。然后沉积场氧化层36，穿过沉积的场氧化层36和互连金属38蚀刻出焊盘窗口，如图6P中的俯视图和图6Q中的截面图所示。图7A 7E描述了具有选择性再生长的源/漏区的器件的制造方法。
如图7A所示，在衬底18上形成P+层41，在P+层41上形成n_层14，在n_层14上形成P+层40。如图7B所示，在P+层40上形成再生长掩模层42，在再生长掩模层42上图案化形成干式蚀刻掩模44。随后蚀刻再生长掩模层42和下面的P+层直至露出下面的n_层14，如图7C中所示。η—层14形成器件的沟道。蚀刻穿过P+层40形成的不连续的凸起的P+区域界定器件的栅极。随后除去干式蚀刻掩模44，如图7D所示。然后在与P+区域40相邻的露出的rT层上以及P+区域40的侧壁上再生长rT层46和η+层48，如图7Ε所示。随后除去再生长掩模42，如图7F所示。以上描述的器件的各层的示例性厚度和掺杂浓度列于下表中。下面提供的厚度和掺杂浓度仅是示例性的，而非意图进行限制。
附图标记层的描述示例性的厚度(pm)
^12>问03例如丨.5x10’ 雜丨=丸4)
14rf沟道__Ιχ1016-3χ1017(例如 2xl017) 0.1 1.0 (例如 0.2 或 0.3)
16P 缓冲层__Ixl016-3xi017(例如 2xi017) 0.1 1.0 (例如 0.25)
18衬底__半绝缘__50 450 (例如250)
28再生长 P 栅极 1401340^^1^0 21017) CU 1.0(例如 0.2>
30再生长P+栅极 >5xlOi8(例如1.5x丨019} 0.1 1.0(例如0.2>
40P+外延层__> SxlOi8 (例如 1.5M019} 0.1 1.5 (例如 0.25}_
41丨I+缓冲层__> 5xl018 (例如 1.5X1019) 0.1 1.0 (例如 0.25>
46再生长 η-沟道 Ixl016-3XiO17(例如 24017) O.卜 1.0 (例如 0.25)
48丨再生长H+沟道>5xl018(例如1.5x丨O19)丨0.1 1.0丨例如0.25^尽管以上描述的是SiC半导体器件，不过其他的半导体材料也可用来制造所述器件。例如，器件的半导体材料可以是任一种宽带隙半导体材料，包括但不限于Sic、GaN或GaAs0碳化硅以众多(即，多于200种)不同的变化方式(多型)结晶。最重要的是3C_SiC(立方晶胞，闪锌矿);2H-SiC ；4H-SiC ;6H-SiC (六方晶胞，纤维锌矿);15R-SiC (菱面体晶胞)。对于功率器件而言4H多型更具吸引力，因为其具有较高的电子迁移率。尽管优选4H-SiC，不过应当理解，举例来说，本发明适用于由如砷化镓和氮化镓等其他的宽带隙半导体材料制造的此处描述的器件和集成电路，并适用于碳化硅的其他多型。尽管在上面以及附图中描述的是具有P型栅极的器件，但使用上述方法也可以制造具有η型栅极的器件。利用已知技术通过用施主材料或受主材料掺杂各层可形成器件的层。用于SiC的示例性的施主材料包括氮和磷。氮是用于SiC的优选的施主材料。用于掺杂SiC的示例性的受主材料包括硼和铝。铝是用于SiC的优选的受主材料。不过以上的材料仅是示例性的，可以使用任何可以掺杂到半导体材料中的受主材料和施主材料。用于再生长掩模的材料可以是TaC或C。也可以使用其他材料。例如，如果采用低温外延工艺，SiO2可用作再生长掩模材料。再生长掩模材料的以上实例仅是示例性的，并非意图进行限制。适宜的再生长掩模材料可基于再生长的材料的类型和再生长过程中所用的条件(例如温度)进行选择。可以改变此处描述的器件的各层的掺杂水平和厚度以制造具有用于特定用途的所希望的特性的器件。类似地，也可以改变器件的各特征的尺寸以制造具有用于特定用途 的所希望的特性的器件。器件的各层可通过在合适的衬底上进行外延生长而形成。在外延生长的过程中可以对各层进行掺杂。虽然上述说明教导了本发明的原理且出于说明目的而提供了实例，但是本领域技术人员通过阅读此公开内容将会了解，可以进行形式和细节上的各种变化，而不脱离本发明的真正范围。
权利要求
1.ー种具有选择性再生长的栅极区的半导体器件，所述半导体器件包含 衬底； 形成在所述衬底上的P型缓冲层； 形成在所述缓冲层上的η型沟道层； 形成在所述沟道层上的凸起的η型区域；和 在凸起的η型区域之间的P型栅极区。
2.如权利要求I所述的半导体器件，其中，所述P型栅极区包括在凸起的η型区域之间的P—层和P+层。
3.如权利要求I所述的半导体器件，其中，所述P型栅极区为ー个P型层。
4.如权利要求I 3中任一项所述的半导体器件，所述半导体器件包含在所述η型区域上形成的欧姆接触和在该欧姆接触上形成的最終的金属层，从而形成源接触和漏接触。
5.如权利要求I所述的半导体器件，其中，所述P型栅极区通过包括以下步骤的方法形成 将该器件的源区和栅极区用再生长掩模材料和蚀刻掩模材料进行图案化形成再生长掩模和蚀刻掩模； 蚀刻该器件的未掩蔽部分直至所述沟道层； 在该器件的活性沟道区域上图案化形成光致抗蚀剂蚀刻掩摸； 干式蚀刻该器件的未掩蔽部分直至所述衬底，并剥去所述光致抗蚀剂蚀刻掩模和所述蚀刻掩模； 再生长所述P型栅极区；和 剥离所述再生长掩摸。
6.ー种具有选择性再生长的源/漏区的半导体器件，所述半导体器件包含 衬底； 形成在所述衬底上的P型缓冲层； 形成在所述缓冲层上的η型沟道层； 生长在所述沟道层上的P型栅极层；和 在露出的所述沟道层上以及所述P型栅极层的侧壁上再生长的η型源/漏区。
7.如权利要求6所述的半导体器件，其中，所述η型源/漏区包括在露出的所述沟道层上以及所述P型栅极层的侧壁上再生长的η_层和η.层。
8.如权利要求6所述的半导体器件，其中，所述η型源/漏区通过包括以下步骤的方法形成 在所述P型栅极层上形成再生长掩模层，在所述再生长掩模层上图案化形成干式蚀刻掩模； 蚀刻所述再生长掩模层和下面的所述P型栅极层直至露出下面的所述η型沟道层； 除去所述干式蚀刻掩模； 在与所述P型栅极层相邻的露出的所述沟道层上以及所述P型栅极层的侧壁上再生长所述η型源/漏区；和除去所述再生长掩摸。
全文摘要
本发明描述了使用下述方法制造的半导体器件，所述方法为自对准方法，并包括使用再生长掩模材料进行选择性外延生长以形成器件的栅极区或源/漏区。所述方法可消除对离子注入的需要。所述器件可由诸如SiC等宽带隙半导体材料制成。所述再生长掩模材料可以为TaC。这些器件可用于苛刻的环境，包括涉及接触辐射和/或高温的应用。
文档编号H01L29/78GK102856387SQ20121035990
公开日2013年1月2日 申请日期2009年4月1日 优先权日2008年4月14日
发明者约瑟夫·尼尔·梅雷特, 伊戈尔·桑金 申请人:Ss Sc Ip 有限公司