包括第一和第二半导体元件的半导体器件的制作方法

专利名称：包括第一和第二半导体元件的半导体器件的制作方法
技术领域：
本发明一般地涉及半导体领域，特别地涉及包括第一和第二半导体元件的半导体器件。
背景技术：
当高速切换电感负载时或者在静电放电事件期间，要求半导体部件、诸如功率开关或者静电放电器件耗散电感器或者充电的元件中存储的能量。这要求相对于其他半导体元件调整这些半导体部件的接通行为以保证被指定耗散能量的半导体元件吸收相应放电电流并且因而避免不能吸收能量的半导体元件的任何过应力(overstress)而且在将导致器件破坏的模式中避免任何过应力。因此希望当高速关断电感负载时或者在静电放电事件期间改进半导体器件中的能量耗散。

发明内容
根据一种半导体器件的实施例，该半导体器件包括:第一半导体元件，其包括在第一端子与第二端子之间的第一 pn结。该半导体器件还包括:半导体元件，其包括在第三端子与第四端子之间的第二 pn结。该半导体器件还包括:半导体本体，其包括单片地集成的第一半导体元件和第二半导体元件。第一和第三端子电耦合到第一器件端子。第二和第四端子电耦合到第二器件端子。第一 pn结的击穿电压Vfcl的温度系数Ci1和第二 pn结的击穿电压Vfc2的温度系数a 2具有相同代数符号并且在T=300K处满足
C.6 >; Si < < 1,1 X u，其中 Vbr2〈 Vbrl。本领域技术人员将在阅读以下详细实施方式时并且在查看附图时认识附加特征和优点。


包括附图以提供对本发明的进一步理解，并且在本说明书中并入附图而且附图构成说明书的部分。附示本发明的实施例并且与描述一起服务于说明本发明的原理。本发明的其他实施例和本发明的许多预计优点将在它们参照以下详细描述而变得被更好理解时容易得到认识。附图的元素不一定是相对于彼此成比例。相同标号表示对应相似部分。各种所示实施例的特征除非它们相互排斥则可以被组合。在附图中描绘并且在以下描述中 详述实施例。图1A是包括第一半导体元件和第二半导体元件的半导体器件的一个实施例的等效电路的示意图示。图1B是图1A中所示半导体器件的示意横截面视图的一个实施例。图2图示了半导体器件的一个实施例的示意横截面视图，该半导体器件包括沟槽n型场效应晶体管(NFET)的单元阵列和沟槽感测单元。图3是半导体器件的横截面视图的一个实施例的示意图示，该半导体器件包括沟槽NFET的单元阵列和沟槽感测单元，沟槽NFET和沟槽感测单元的沟槽具有不同深度。图4是超结(super junction)器件的横截面视图的一个实施例的示意图示,该超结器件包括超结场效应晶体管的单元阵列和超结感测单元。图5是半导体器件的电路图的一个实施例的示意图示，该半导体器件包括触发NFET的第一二极管和被配置成耐受静电放电电流的第二二极管。图6是图5中所示半导体器件的一部分的示意横截面视图的一个实施例。图7是图示了图6中所示器件沿着线AA’和BB’的横向p型杂质分布图的实施例的示意图。图8图示了图2中所示半导体器件的示意横截面视图，该半导体器件包括在沟槽感测单元和沟槽NFET的栅极电极之间电耦合的至少一个居间元件。图9图示了图5中所示半导体器件的电路图的示意图，该半导体器件包括在NFET的漏极与栅极之间电耦合的居间元件。图1OA至IOC图示了限流居间元件的示例。图1IA至IIF图示了整流居间元件的示例。 图12A和12B图示了切换居间元件的示例。图13图示了在图5中所示NFET的栅极与漏极之间电耦合的电路元件的一个实施例。
具体实施例方式在以下详细描述中，参照附图，这些附图形成详细描述的一部分，并且在附图中通过图示示出了其中可以实现本发明的具体实施例。就这一点而言，参照描述的(一个或多个)附图的定向来使用诸如“顶部”、“底部”、“前”、“后”、“在前”、“在后”、“之上”、“上方”、“以下”等方向术语。由于实施例的部件可以定位于多个不同定向，所以方向术语用于图示的目的而绝非限制。将理解可以利用其他实施例并且可以进行结构或者逻辑改变而未脱离本发明的范围。例如，作为一个实施例的部分而图示或者描述的特征可以关于其他实施例或者与其他实施例结合使用以产生又一实施例。旨在于本发明包括这样的修改和变型。使用不应解释为对所附权利要求书的范围进行限制的具体语言来描述示例。附图未按比例并且仅用于示例目的。为了清楚，相同元件或者制造过程如果未另外指示则已经在不同附图中由相同标号表不。如在本说明书中使用的术语“横向”和“水平”旨在于描述与半导体衬底或者半导体本体的第一表面平行的定向。这可以例如是晶片或者管芯的表面。如在本说明书中使用的术语“垂直”旨在于描述与半导体衬底或者半导体本体的
第一表面垂直布置的定向。如在本说明书中所用，术语“耦合的”和/或“电耦合的”并非意味着表示元件必须直接耦合在一起一可以在“耦合的”或者“电耦合的”的元件之间提供居间元件。作为示例，居间元件中的零个、部分或者所有居间元件可以可控制以在“耦合的”或者“电耦合的”的元件之间提供低欧姆连接而在另一时候提供非低欧姆连接。术语“电连接的”旨在于描述在电连接在一起的元件之间的低欧姆电连接、例如经由金属和/或高度掺杂半导体的连接。在本说明书中，n掺杂可以指代第一传导性类型，而p掺杂指代第二传导性类型。无需赘言，可以用相反掺杂关系形成半导体器件，使得第一传导性类型可以是P掺杂并且第二传导性类型可以是n掺杂。另外，一些图通过在掺杂类型旁边指示或者“ + ”来图示相对掺杂浓度。例如“n_”意味着比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的掺杂浓度。然而，指示相对掺杂浓度除非另有明示则不意味着相同相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这例如同样适用于n+掺杂和P+掺杂区域。在本说明书中描述的具体实施例涉及而不限于通过场效应控制的功率半导体器件并且特别地涉及单极器件、诸如MOSFET。如在本说明书中使用的术语“场效应”旨在于描述在半导体沟道区域中“反型沟道”的电场中介形成(mediated formation)和/或反型沟道的传导性和/或形状的控制。在本说明书的上下文中，术语“场效应结构”旨在于描述如下结构，该结构形成于半导体衬底或者半导体本体或者半导体器件中并且具有通过电介质区域或者电介质层或者绝缘结构的部分至少与体区绝缘的栅极电极。用于在栅极电极与体区之间形成电介质区域或者电介质层的电介质材料的示例包括但不限于氧化硅(Si02)、氮化硅(Si3N4)、氮氧化娃(silicon oxinitride) (SiOxNy)、氧化错(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和氧化铪(HfO2)或者这些材料的堆叠物。在栅极电极和通常连接到体区的源极电极之间的阈值电压Vth以上，在体区的与电介质区域或者电介质层邻接的沟道区域中由于场效应而形成和/控制反型沟道。阈值电压Vth通常指代为了在第一传导性类型的如下两个半导体区域之间开始单极电流流动而必需的最小栅极电压，这两个半导体区域形成晶体管的源极和漏极。在本说明书的上下文中，术语“M0S”(金属氧化物半导体)应当理解为包括更一般术语“MIS”(金属-绝缘体-半导体)。例如术语MOSFET (金属氧化物半导体场效应晶体管)应当理解为包括如下FET，这些FET具有并非氧化物的栅极绝缘体、即在分别意味着IGFET(绝缘栅场效应晶体管)和MISFET的更一般术语中使用术语M0SFET。另外，诸如“第一”、“第二”等术语也用来描述各种元件、区域、段等并且也并非旨在于限制。相似术语在说明书全文中指代相似元件。如这里所用，术语“具有”、“包含”、“包括”等是开放式术语，这些开放式术语指示存在所言元件或者特征、但是未排除附加元件或者特征。冠词“一个/ 一种”和“该”除非上下文另有明示则旨在于包括复数以及单数。图1A示意地图示了半导体器件100的电路图的一个实施例。半导体器件100包括第一半导体兀件101,该第一半导体兀件101包括在第一端子102与第二端子103之间的第一 pn结。半导体器件100还包括第二半导体器件104，该第二半导体器件104包括在第三端子105与第四端子106之间的第二 pn结。第一和第二半导体元件101、104单片地集成于半导体本体(在图1A中未不出，参见图1B)中。第一和第三端子102、105电稱合到第一器件端子107。第二和第四端子103、106电耦合到第二器件端子108。第一半导体元件101的第一 Pn结的击穿电压Vfcl的温度系数a I和半导体元件104的第二 pn结的击穿电压Vbrt
的温度系数Q2具有相同代数符号并且在T=300K处满足X < < I ■ 1:< H。根据另一实施例，在T=300K处的关系;< a <.. : 有效。第一和第三端子102、105中的每个端子可以未直接耦合到第一器件端子107、但是包括居间元件。同样地，第二和第四端子103、106中的每个端子可以未直接耦合到第二器件端子108、但是包括一个或者多个居间元件。作为示例，示意地图示了在第二端子103与第二器件端子108之间的居间元件109。然而，更多或者更少居间元件可以布置于端子102、103、105、106中的一个或者多个端子与器件端子107、108中的对应端子之间。在图1A的电路图的示意图示中，图示了第一和第二半导体元件101、104中的每个半导体元件为两端子器件、诸如例如二极管。然而这些元件101、104中的一个或者两个元件可以包括多于两个端子、例如三个端子、诸如两个负载端子和一个控制端子。作为示例，第一和/或第二半导·体元件101、104可以例如包括具有源极、漏极、栅极的FET和具有集电极、射极、基极的双极晶体管。器件端子107、108可以例如是、但不限于包括诸如，例如接地、电池、输入、输出和/或电压抽头(tap)管脚的芯片管脚。图1B示意地图示了图1A的半导体器件100的横截面视图的一个实施例。在半导体本体110，例如半导体衬底(诸如硅(Si)衬底)或者如下载体的区域A中，其中该载体具有形成于其上的半导体层(例如外延Si层)，形成第一半导体元件101或者其部分。在半导体本体110的第二区域B中，形成第二半导体元件104或者其部分。因此，单片地集成半导体元件101、104。如图1A中图示的那样(在图1B中未图示)互连半导体元件。在图1B的示意横截面视图中，包括第一半导体元件101的区域A横向地邻接包括第二半导体元件104的第二区域B。根据另一实施例，在区域A与区域B之间的横向距离小于IOOOii m、具体小于IOOii m。区域A和区域B也可以直接布置于彼此旁边。这允许在第一与第二半导体元件101、104之间的有利热耦合。这进一步允许最小化通常随着距离增加而增加的过程变化的影响。因此改进了对这些元件的调整。根据另一实施例，区域B由区域A包围，例如区域B可以例如包括在晶体管单元阵列的区域A之上扩展开、例如均匀地扩展的感测单元。通过如上文描述的那样设置温度系数a r a 2和击穿电压Vfcl、Vfc2，这是通过使用相似结构和掺杂分布图来实现的，可以改进半导体元件101、104的匹配。因此，可以改进在静电放电事件期间或者在关断电感负载期间在第一和第二半导体元件101、104中的指定的一个半导体元件中的能量耗散的可靠性。图2示意地图示了半导体器件200的横截面视图的一个实施例，该半导体器件200包括区域C中的沟槽NFET单元阵列和区域D中的沟槽感测单元。沟槽NFET和沟槽单元感测单元共享n+掺杂半导体衬底201和形成于其上的n掺杂漂移区202、例如n掺杂外延层。在n+掺杂半导体衬底201的后侧203形成接触(contact)204、例如金属接触，该金属接触例如包括Al、T1、Ag、Au、N1、Cu、Tu。接触204构成沟槽NFET和感测单元二者的漏极接触。沟槽NFET的区域C中的漂移区202邻接p掺杂体区205。p掺杂体区205电耦合到在前侧207的传导层206。可以在P掺杂体区205与传导层206之间的界面处提供P+掺杂体接触区(在图2中未图示)。这一体接触区可以建立在P掺杂体区205与传导层206之间的欧姆接触。沟槽207a…c从前侧207经过p掺杂体区205向沟槽NFET的η掺杂漂移区202中延伸。作为示例，沟槽207a…c或者沟槽207a…c中的一些沟槽可以构成连续沟槽结构的部分。场电极208a…c布置于沟槽207a…c的底部部分中，并且栅极电极209a…c布置于沟槽207a…c的顶部部分中。绝缘结构210a…c布置于场电极208a…c与栅极电极209a…c之间。绝缘结构210a…c包括邻接体区205的栅极电介质并且也提供在电极208a…C、209a…c和周围漂移区202/体区205之间的电绝缘。在其他实施例中，场电极可以被省略或者可以是栅极电极的部分。另外，n+掺杂源区211a…e横向地邻接沟槽207a…c并且电耦合到传导层206。绝缘帽212a…c布置于栅极电极209a…c上并且提供在传导层206与栅极电极209a…c之间的电绝缘。沟槽感测单元的区域D中的漂移区202邻接P掺杂体区205’。在图2中所示实施例中，P掺杂体区205’具有比沟槽NFET的区域C中的P掺杂体区205的宽度W1大的宽度w2。另外，P掺杂体区205’具有比沟槽NFET的区域C中的P掺杂体区205的深度(I1大、SP竖直尺度更大的深度d2。这些布局和设计措施允许设置区域C中的包括P掺杂体区205和η掺杂漂移区202的第一 ρη结的击穿电压Vtol大于沟槽感测单元的区域D中的包括ρ掺杂体区205’和η掺杂漂移区202的第二 ρη结的击穿电压Vfc2。ρ掺杂体区205’横向地邻接一侧上的绝缘结构210c和与该一侧相反的另一侧上的绝缘结构210d。绝缘结构210d电绝缘沟槽207d中的场电极208d。ρ掺杂体区205’电耦合到传导层206’。与区域C中的`沟槽NFET相似，可以提供ρ+掺杂体接触区以建立在传导层206’与ρ掺杂体区205’之间的欧姆接触(在图2中未图示)。绝缘帽212d布置于场电极208c的顶部。在图2中所示实施例中，沟槽感测单元没有任何n+掺杂源区。场电极208a…d通常电耦合到传导层206。在其他实施例中，场电极208d可以电耦合到传导层206’。ρ掺杂体区205’经由传导层206’和可选居间元件、例如接线，电耦合到区域C中的沟槽NFET的栅极电极209a…b。通过线213以简化方式图示了可选居间元件。ρ掺杂体区205’经由居间元件214进一步电耦合到器件端子GND。居间元件214可以例如包括电阻器和/或栅极驱动器电路的部分和/或变换器的部分。作为示例，当用负电源电压关断IGBT时，可以经由变换器的部分实现电耦合。传导层206也与器件端子GND电连接。因此,在区域C中的沟槽NFET与区域D中的沟槽感测单元之间的互连是如图1A的示意电路图中所示互连的一个示例。换而言之，区域C中的沟槽NFET是图1A中所示第二半导体元件104的一个示例，并且区域D中的沟槽感测单元是图1A中所示第一半导体元件101的一个示例。半导体器件200的第一和第二 ρη结的设计允许对第一 ρη结的击穿电压Vfcl的温度系数Q1和第二 ρη结的击穿电压Vfc2的温度系数Ci2的调整以具有相同代数符号并且在
Τ=300Κ处满足 s u 、 < 1.1 X u。因此，当经由半导体器件200关断电感负载时，ρη结的反向电压首先增加触发区域D中的沟槽感测单元的第二 ρη结的电击穿，而区域C中的沟槽NFET的第一 ρη结保持于阻塞状态(blocking state)中。在沟槽感测单元中生成的击穿电流、例如雪崩电流经由居间元件214流向GND。跨居间元件214、例如跨内部栅极电阻器和/或外部栅极电阻器的电压降和/或栅极驱动器电路的内阻导致只要这一电压降超过沟槽NFET 200的阈值电压、电流就沿着在区域C中的沟槽NFET的源极与漏极之间的沟道流动。因此，当经由半导体器件200关断电感负载时，区域D中的沟槽感测单元中的电击穿所触发的、电感器内存储的能量的耗散出现于区域C中的沟槽NFET中。由于在传导层206与漂移区202之间的区域C中的沟槽NFET内的电流是沟道电流，所以沟槽NFET 200内的雪崩生成可以被减少若干数量级。因此可以显著地减少将在沟槽NFET的雪崩击穿期间出现的绝缘结构210a…b内的热载流子的俘获。这导致半导体器件20的改进可靠性。根据一个实施例，在第一 ρη结的第一击穿电压Vbri与第二 ρη结的第二击穿电压Vbr2之间的差值在区域C中的沟槽NFET的阈值电压的50%至600%、甚至50%至300%之间的范围中。差值Vbrl-Vbr2可以例如在2V至IOV的范围内。图2中所示半导体器件200 是如下器件设计的一个示例，该器件设计具有比沟槽NFET 200中的击穿电压Vtol小的沟槽感测单元中的击穿电压Vto2，使得第一 ρη结的击穿电压的温度系数Q1和第二ρη结的击穿电压的温度系数Q2具有相同代数符号并且在Τ=300Κ
C.* <t < I* < I.i X u 。然而除了图2中所示半导体器件200的设计之外，其他设计措施也可以允许设置比区域C中的沟槽NFET的击穿电压Vbrt小的区域D的沟槽感测单元的击穿电压Vfc2。在图3的示意横截面视图中以简化方式图示了这样的设计的又一示例。在图3中，通过设置比沟槽NFET的沟槽的深度dT1小的沟槽感测单元的沟槽的深度dT2来实现与区域C中的沟槽NFET的击穿电压相比的区域D中的沟槽感测单元的击穿电压的减少。在包括实现漂移区中的电荷补偿的场电极的沟槽FET的情况下，这可以例如通过设置比沟槽NFET的沟槽宽度Wn小的沟槽感测单元D的沟槽宽度Wt2来实现。根据另一实施例，沟槽感测单元D的沟槽可以由绝缘材料、例如SiO2完全填充。根据又一实施例，第一传导性类型的可选屏蔽区域布置于漂移区内并且邻接沟槽感测单元的沟槽的底部。屏蔽区域在图3中由虚线示意地图示并且可以例如包括在IxlO12cm_2至lxl013cm_2的范围中的ρ型杂质的剂量。在图4的示意横截面视图中以简化方式图示了半导体器件400的设计的又一示例。在图4中，半导体器件400包括第一区域C中的超结FET的单元阵列和区域D中的超结感测单元。超结FET包括形成于η掺杂漂移区432内的第一 ρ掺杂补偿区域431a、431b。第一 P掺杂体区433a、433b邻接第一侧435和第一 ρ掺杂补偿区域431a、431b。第一 n+型源区436a、436b布置于第一 ρ掺杂体区433a、433b内并且邻接第一侧435。第一栅极结构434布置于第一侧435上。区域D中的超结感测单元包括形成于η掺杂漂移区432内的第二 ρ掺杂补偿区域441a、441b。第二 ρ掺杂体区443a、443b邻接第一侧435和第二 ρ掺杂补偿区域441a、441b。第二 n+型源区446a、446b布置于第二 ρ掺杂体区443a、443b内并且邻接第一侧435。栅极结构444可以布置于第一侧435上。可以例如通过调整超结NFET和超结感测单元中的补偿区域和漂移区的横向尺寸wpl、wnl、wp2、wn2来实现与第一区域C中的超结FET的击穿电压Vto2相比减少第二区域D中的超结感测单元的击穿电压Vtol。作为示例,在P加载(p-loaded)超结FET中可以设置wpl〈wp2或者wni> W。作为又一示例，在η加载超结FET中可以设置wpl>wp2或者wnl〈w 2。作为用于与第一区域C中的超结FET的击穿电压Vfc2相比减少第二区域D中的超结感测单元的击穿电压Vbri的又一示例，可以设置第二 P掺杂补偿区域441a、441b的深度小于ρ掺杂补偿区域431a、431b的深度。虽然上文描述的具体实施例包括NFET,但是上文描述的教导也可以应用于包括包含非补偿漂移区的平面DM0SFET (双扩散M0SFET)、横向DM0SFET和IGBT的其他半导体器件。也可以形成FET为上漏(drain-up)FET。图5示意地图示了半导体器件500的电路图的一个实施例。半导体器件500包括第一半导体二极管510，该第一半导体二极管510包括在第一阴极502与第一阳极503之间的第一 ρη结。半导体器件500还包括第二半导体二极管504，该第二半导体二极管504包括在第二阴极505与第二阳极506之间的第二 ρη结。第一和第二半导体二极管501、504单片地集成于半导体本体(在图5中未图示，参见图6)中。第一和第二阴极502、505电稱合到第一器件端子507。第一和第二阳极503、506电耦合到第二器件端子508。第二阳极506经由居间元件509电耦合到第二器件端子508。第一半导体二极管501的第一 ρη结的击穿电压Vfcl的温度系数α:和第二半导体二极管504的第二 ρη结的击穿电压Vfc2的温度系数α 2具有相同代数符号并且在Τ=300Κ处
俩足 *-.r-: 《.1 ".1.I (―真，其中 Vbr2〈 Vbrl0半导体器件500还包括NFET 530。NFET 530的漏极电耦合到第一器件端子507。NFET的源极电耦合到第二器件端子508。NFET的栅极电耦合到第二二极管504的阳极506。当经由NFET 530关断电感负载时，在第一与第二器件端子507、508之间的电压增加造成第二半导体二极管504的击穿。第二半导体二极管504可以通过充当分压器与居间元件一起以接通NFET 530来耗散关断的电感器中存储的能量这样的方式来钳(clamp)在第一与第二器件端子507、508之间的电压。在第一与第二器件端子之间的静电放电期间，第一半导体二极管501由于NFET530的面积和内阻约束而吸收多数放电电流。因此，在器件端子507与508之间的电压上升直至第一半导体二极管501吸收放电电流。由于第一和第二半导体二极管501、504就它们的温度系数α ρ α 2以及它们的击穿电压Vbrt和Vto2而言密切相关，所以可以在提供器件在整个操作温度范围内的安全操作时增加所谓的ESD窗，即ESD保护元件的操作的电压范围和/或可以减少面积消耗。图6图不了图5中所不半导体器件500的第一和第二半导体二极管501、504的横截面视图的一个实施例。关于在第一与第二半导体二极管501、504之间的互连，参照图5中所示电路图。第一半导体二极 管501包括η+掺杂隐埋层533a，该n+掺杂隐埋层533a，其经由n+掺杂沉降(sinker) 537a电耦合到在前侧535的第一阴极接触534a。n+掺杂沉降537a和η.掺杂隐埋层533a包含n_掺杂层539a,该n_掺杂层539a可以是外延层的部分。n_掺杂层539a包含ρ掺杂阳极区域541a。ρ掺杂阳极区域541a邻接前侧535并且电耦合到阳极接触536a。根据一个实施例，ρ掺杂阳极区域541a包括在前侧535的具有充分浓度的ρ型杂质分布图，该浓度允许形成与阳极接触536a的欧姆接触。替代地或者除此之外，可以在前侧535的ρ掺杂阳极区域541a内提供p+掺杂阳极接触区。与第一二极管501相似，第二二极管也包括n+掺杂隐埋层533b、n+掺杂沉降537b、n_掺杂层539b、p掺杂阳极区域541b、第二阴极接触534b和第二阳极接触536b。使用相同过程步骤来制造第一和第二二极管中的对应元件。通过选择ρ掺杂阳极区域541a、541b中的P型杂质的不同剂量来设置第一二极管501的击穿电压Vtel大于第二二极管504的击穿电压Vte2。根据一个实施例，可以通过各个区域中植入P型杂志时使用不同掩模孔或者不同掩模孔的阵列来不同地设置P掺杂阳极区域541a、541b中的这些杂质的平均片浓度(sheet concentration)。作为示例，经过邻近掩模开口植入的杂质的向外扩散造成重叠杂质分布图。增强的向外扩散将均匀化沿着横向方向的分布图。虽然图6的示例中所示第一和第二二极管501、504包括n+掺杂隐埋层533a、533b和n+掺杂沉降537a、537b，但是也可以例如在横向ρη结二极管中省略η+掺杂沉降537a、537b。另外，n+掺杂沉降537a、537b也可以替换为如下沟槽，这些沟槽至少部分由n+掺杂半导体材料填充，该半导体材料例如是与沟槽的侧壁邻接的η.掺杂多晶硅。由于第一和第二半导体二极管501、504由于阳极和阴极半导体区域的相似或者相同处理而就它们的击穿电压Vbrt、Vfc2和温度系数α P α 2而言密切相关，所以可以在提供器件在整个操作温度范围内的安全操作之时增加所谓的ESD窗。在图7中图示了 ρ型杂质分布图的示例。参照图7中所示示意图，根据第一示例，图6中所示第二二极管504的阳极区域541b中的沿着线BB’的横向方向X的浓度分布图Cpl恒定，并且第一二极管501的阳极区域541a中的沿着线AA’的横向方向x的浓度分布图cp2呈波状(corrugated)并且包括最小值和最大值。可以经由在 待形成的阳极区域541b上方具有孔的掩模植入ρ型杂质来形成波状分布图cp2。可以布置孔为开口的规则图案、诸如方形从而造成分布图Cp2中的最大值的对应规则图案。最大值的图案在与前侧535平行的区域中。根据另一示例，第二二极管504的阳极区域541b中的沿着线BB’的横向方向x的分布图Cp3为波状并且包括最小值和最大值。在这一示例中，Cp3 > Cp2成立以设置Vfcl >Vbr2°根据又一示例，也可以通过向第一和第二阳极区域二者中植入第一 ρ型杂质剂量并且仅向第二阳极区域中植入第二P型杂质剂量或者仅向第一阳极区域中植入更小η型杂
质剂量来设置Vbri > Vbr20上文说明了在图5中所示器件中设置Vfcl > Vbr2的示例。更多示例包括不仅在阳极区域中而且在阳极区域和阴极区域中或者仅在阴极区域中设置P或者η型杂质的不同剂量。作为示例，可以相应地设置这些剂量，使得关系.:: < (V: -V.}, V < “2成立。图8图示了图2中所示半导体器件的示意横截面视图，该半导体器件包括经由传导层206’在ρ掺杂体区205’与区域C中的沟槽NFET的栅极电极209a…b之间电耦合的第一类型的居间元件260。第一类型的居间元件206是通过线213在图2中以简化方式图示的居间元件的一个示例。居间元件241可以是第二类型的居间元件。描述并且图示第一和第二类型的居间元件260、214的示例如下。图9图示了图5中所示半导体器件的电路图的示意图，该半导体器件包括在NFET530的漏极与栅极之间电耦合的第一类型的居间元件560a、560b。居间元件509可以是第二类型的居间元件。描述并且图示第一和第二类型的居间元件560a、560b、509的示例如下。在图9中所示实施例中，可以包括居间元件560a、560b之一或者居间元件560a、560b 二者。第一类型的居间元件的一个示例包括例如根据施加的电压限制电流的限流居间元件。限流居间元件的一个示例是如图1OA中所示电阻器(R)，该电阻器可以具有线性电流-电压特性。限流居间元件的另一示例是如图1OB中所示电流镜，该电流镜可以具有非线性电流-电压特性。限流居间元件的又一示例是如图1OC中所示包括可选电压控制电路的晶体管。第一类型的居间元件的另一示例包括允许仅一个极性的电流流动的整流元件。关于另一极性，整流元件包括高阻。例如当以正常模式(例如接通状态)操作图2和图8中所示区域C中的沟槽NFET单元阵列时，在栅极处的电压通常大于在漏极处的电压。图2、图8中的居间元件213、260防止栅极向区域D中的沟槽感测单元放电。当在漏极处的电压造成区域D中的沟槽感测单元接通时，居间元件213、260在低阻状态中并且未阻碍或者仅轻微阻碍电流流动。同样地，当以正常模式(例如接通状态)操作图9中所示NFET 530时，在栅极处的电压通常大于在漏极处的电压。图9中的居间元件560a、560b防止栅极经过第二半导体二极管504放电。当在漏极处的电压造成第二半导体二极管504的电击穿时，居间元件560a、560b在低阻状态中并且未阻碍或者仅轻微阻碍电流流过第二半导体二极管504。整流居间元件的一个示例是图1lA中所示齐纳二极管。整流居间元件的另一示例是二极管、例如如图1lB中所示ρη结或者肖特基二极管。整流居间元件的另一示例是如图1lC中所示具有栅极到源极/本体耦合的NFET。整流居间元件的另一示例是如图1lD中所示具有栅极到源极/本体耦合的PFET。整流居间元件的另一示例是如图1lE中所示具有基极到射极耦合的NPN晶体管。整流居间元件的另一示例是如图1lF中所示具有基极到射极耦合的PNP晶体管。第一类型的居间元件的另一示例包括切换元件，这些切换元件允许接通和关断图2和图8中所示区域D中的沟槽感测单元的功能以及图9中所示第二半导体二极管504的功能。切换元件可以从低阻状态向高阻状态切换并且反之亦然。切换居间元件的一个示例是如图12Α中所示NFET、例如MOSFET和驱动器电路。切换居间元件的一个示例是如图12Β中所示的PFET、例如MOSFET和驱动器电路。驱动器电路可以被配置成驱动NFET或者PFET，从而在它的源极与漏极之间建立两个或者更多电阻值。第二类型的居间元件的一个示例包括栅极电介质保护居间元件，这些居间元件限制在FET的栅极与源极之间的电压用于保护栅极电介质。栅极电介质保护居间元件的一个示例是在阈值电压以下表现高阻状态并且在阈值电压以上表现低阻状态的元件、例如如图1lAUlB中所示齐纳二极管、ρη结二极管或者肖特基二极管。当使用比如齐纳二极管或者雪崩二极管的二极管作为栅极电介质保护居间元件、例如居间元件214 (参见图2和图8)和/或居间元件509 (参见图5和图9 )时，二极管的阴极引向待保护的栅极、例如引向图2和图8中所示区域C中的沟槽NFET的栅极或者图5和图9中所示NFET 530的栅极。第二类型的居间元件的另一示例包括在栅极控制遗漏或者关断时限定栅极的放电时间常数的放电电路。放电电路的一个示例是图1OA中所示电阻器。第二类型的居间元件的另一示例包括栅极钳位元件，这些栅极钳位元件短路图5和图9中所示NFET 530的栅极和源极以及短路图2和图8的区域C中的沟槽NFET的栅极和源极。这些元件允许例如掉电模式中的晶体管解激活。分别在图12A和12B中图示了栅极钳位元件的示例。第二类型的居间元件的另一示例包括例如当包括晶体管的预驱动器(pre-driver)并且无需附加功能时具有高阻或者超高阻的电阻器或者断开。可以根据寄生结构和/或功能约束来组合和布置居间元件。图13图示了在图5和图9中所示NFET的栅极与漏极之间电耦合的电路元件的一个实施例。而居间元件561a是限流居间元件，而居间元件561b是整流居间元件。因此，整流和限流功能由居间元件56la、56Ib组合。虽然这里已经图示并且描述了具体实施例，但是本领域普通技术人员将理解多种替代和/或等同实施可以替换示出和描述的具体实施例而未脱离本发明的范围。本申请旨在于覆盖这里讨论的具体实施例的任何修改或者变化。因此旨在于本发明仅由权利要求书及其等同物限制。
权利要求
1.一种半导体器件，包括: 第一半导体元件，其包括在第一端子与第二端子之间的第一 Pn结； 第二半导体元件，其包括在第三端子与第四端子之间的第二 Pn结； 半导体本体，其包括单片地集成的所述第一半导体元件和所述第二半导体元件；并且其中 所述第一和第三端子电耦合到第一器件端子； 所述第二和第四端子电耦合到第二器件端子；并且 所述第一 Pn结的击穿电压Vfcl的温度系数a i和所述第二 pn结的击穿电压Vfc2的温度系数a 2具有相同代数符号并且在T=300K处满足G, t >: (I <+ Ii < 1.1:< u ,其中 Vbr2 〈 Vbrl。
2.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是沟槽场效应晶体管单元，并且所述第一 Pn结包括第一传导性类型的第一体区和与所述第一传导性类型不同的第二传导性类型的第一漂移区域； 所述第一体区邻接在所述第一体区的第一侧的第一沟槽结构，并且所述第一体区邻接在所述第一体区的与所述第一侧相反的第二侧的第二沟槽结构； 所述第二半导体元件是感测单元，并且所述第二 Pn结包括所述第一传导性类型的第二体区和所述第二传导性类型的第二漂移区域；并且 所述第二体区邻接在所述第二体区的第一侧的第三沟槽结构，并且所述第二体区邻接在所述第二体区的与所述第一侧相反的第二侧的第四沟槽结构。
3.根据权利要求2所述的半导体器件，其中所述第二体区电耦合到所述第一和第二沟槽结构的至少一个沟槽结构的栅极电极。
4.根据权利要求2所述的半导体器件，其中在所述第一pn结的所述第一击穿电压Vfcl与所述第二 Pn结的所述第二击穿电压Vfc2之间的差值在所述沟槽场效应晶体管的阈值电压的50%至600%之间的范围中。
5.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个包括由绝缘材料填充的沟槽。
6.根据权利要求2所述的半导体器件，其中所述第一体区的宽度大于所述第二体区的宽度。
7.根据权利要求2所述的半导体器件，其中所述第一体区的宽度小于所述第二体区的宽度。
8.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的深度小于所述第三和第四沟槽结构的每个沟槽结构的深度。
9.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的宽度小于所述第三和第四沟槽结构的每个沟槽结构的宽度。
10.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的深度大于所述第三和第四沟槽结构的每个沟槽结构的深度。
11.根据权利要求2所述的半导体器件，其中所述第一和第二沟槽结构的每个沟槽结构的宽度大于所述第三和第四沟槽结构的每个沟槽结构的宽度。
12.根据权利要求2所述的半导体器件，还包括:所述第一传导性类型的屏蔽区域，其布置于所述漂移区域内并且邻接所述第三和第四沟槽结构的每个沟槽结构的底部。
13.根据权利要求2所述的半导体器件，其中在所述第一和第二半导体元件的半导体本体的表面处在所述第一体区的底部到所述第一体区的顶部之间的第一距离小于在所述半导体本体的所述表面处在所述第二体区的底部到所述第二体区域的顶部之间的第二距离。
14.根据权利要求2所述的半导体器件，其中: 沟槽场效应晶体管单元阵列包括第一多个所述场效应晶体管单元； 第二多个所述感测单元在所述沟槽场效应晶体管单元阵列的区域之上扩展；并且 所述第一多个大于所述第二多个。
15.根据权利要求2所述的半导体器件，其中: 所述第一和第二沟槽结构的每个沟槽结构包括栅极电极和布置于所述栅极电极以下的至少一个场电极，所述半导体器件还包括: 在所述栅极电极与所述至少一个场电极之间的电绝缘体。
16.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是超结阵列单元，并且所述第一 pn结包括第一 p型柱区域和第一n型柱区域； 所述第二半导体元件是超结感测单元，并且所述第二 pn结包括第二 p型柱区域和第二n型柱区域；并且 其中 所述第一和第二半导体元件在它们的P型柱区域和它们的n型柱区域的横向尺寸中的至少一个横向尺度上不同。
17.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是晶体管单元，并且所述第一 pn结包括第一传导性类型的第一体区和与所述第一传导性类型不同的第二传导性类型的第一漂移区域； 所述第二半导体元件是感测单元，并且所述第二 pn结包括所述第一传导性类型的第二体区和所述第二传导性类型的第二漂移区域；并且其中 在所述第一和第二半导体元件的半导体本体的表面处在所述第一体区的底部到所述第一提取的顶部之间的第一距离小于在所述半导体本体的所述表面处在所述第二体区的底部到所述第二体区的顶部侧之间的第二距离。
18.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是晶体管单元，并且所述第一 pn结包括第一传导性类型的第一体区和与所述第一传导性类型不同的第二传导性类型的第一漂移区域； 第二半导体元件是感测单元，并且所述第二 pn结包括所述第一传导性类型的第二体区和所述第二传导性类型的第二漂移区域；并且其中所述第一体区的宽度不同于所述第二体区的宽度。
19.根据权利要求1所述的半导体器件，其中: 所述第一半导体元件是第一二极管，并且所述第一 pn结包括第一传导性类型的第一阳极区域和与所述第一传导性类型不同的第二传导性类型的第一阴极区域；并且 第二半导体元件是第二二极管，并且所述第二 pn结包括所述第一传导性类型的第二阳极区域和所述第二传导性类型的第二阴极区域。
20.根据权利要求19所述的半导体器件，还包括: 晶体管，其包括第一负载端子、第二负载端子和控制端子；并且其中 所述晶体管的所述第一和第二负载端子以及所述第一半导体元件并联连接。
21.根据权利要求20所述的半导体器件，其中: 所述晶体管是n型场效应晶体管； 所述第一负载端子是漏极； 所述第二负载端子是源极； 所述控制端子是栅极；并且 所述第二阳极区域电耦合到所述栅极。
22.根据权利要求19所述的半导体器件，其中所述第一pn结的所述第一击穿电压Vfcl和所述第二 pn结的所述第二击穿电压Vfc2满足C < !V: -Y.)., V' <::…2。
23.根据权利要求19所述的半导体器件，其中: 所述第一阳极区域包括第一 P型杂质，并且所述第二阳极区域包括所述第一 P型杂质；并且 所述第一阴极区域包括第一 n型杂质，并且所述第二阴极区域包括所述第一 n型杂质；并且 所述第一阳极区域中的所述一 P型杂质、所述第二阳极区域中的所述第一 P型杂质、所述第一阴极区域中的所述第一n型杂质和所述第二阴极区域中的所述第一n型杂质中的至少一个的横向浓度分布图为波状并且包括最大值和最小值。
24.根据权利要求19所述的半导体器件，其中: 所述第二半导体二极管包括以下至少一个: 所述第二阳极区域中的在所述第一阳极区域中不存在的第二 P型杂质，或者 所述第二阴极区域中的在所述第一阴极区域中不存在的第二 n型杂质。
25.根据权利要求19所述的半导体器件，其中: 所述第一二极管是包括至少4000 u m2的阳极面积的静电放电保护器件。
26.根据权利要求2所述的半导体器件，还包括在所述沟槽场效应晶体管单元的栅极与所述感测单元之间电耦合的至少一个居间元件，并且其中所述居间元件是限流元件、整流元件和切换元件中的一个元件或者组合。
27.根据权利要求2所述的半导体器件，还包括在所述沟槽场效应晶体管单元的栅极与所述沟槽场效应晶体管单元的源极之间电耦合的至少一个居间元件，并且其中所述居间元件是栅极电介质保护元件、放电电路、栅极钳位元件、电阻器和断开中的一个或者组合。
28.根据权利要求20所述的半导体器件，还包括在所述第一负载端子与所述控制端子之间电耦合的至少一个居间元件，并且其中所述居间元件是限流元件、整流元件和切换元件中的一个元件或者组合。
29.根据权利要求20所述的半导体器件，还包括在所述控制端子与所述第二负载端子之间电耦合的至少一个居间元件，并且其中所述居间元件是栅极电介质保护元件、放电电路、栅极钳位元件、电阻器和断开中的一个或者组合。
全文摘要
本发明涉及一种包括第一和第二半导体元件的半导体器件。一种半导体器件包括第一半导体元件，其包括在第一端子与第二端子之间的第一pn结。该半导体器件还包括半导体元件，其包括在第三端子与第四端子之间的第二pn结。该半导体元件还包括半导体本体，其包括单片地集成的第一半导体元件和第二半导体元件。第一和第三端子电耦合到第一器件端子。第二和第四端子电耦合到第二器件端子。第一pn结的击穿电压Vbr1的温度系数α1和第二pn结的击穿电压Vbr2的温度系数α2具有相同代数符号并且在T=300K处满足，其中Vbr2<Vbr1。
文档编号H01L27/02GK103165597SQ20121052204
公开日2013年6月19日 申请日期2012年12月7日 优先权日2011年12月8日
发明者U.格拉泽, F.希尔勒, C.伦兹霍费尔 申请人:英飞凌科技股份有限公司