专利名称：集成电路与其内的密封环的制作方法
技术领域：
本发明涉及一种集成电路，且特别是涉及一种具有密封环(seal ring)的集成电路。
背景技术：
—般而言,集成电路(integrated circuits, IC)的生产，主要分为三个阶段娃晶片的制造、在硅晶片上制作集成电路以及后续集成电路的封装(package)与测试等。当进行集成电路的封装时，需先进行集成电路的切割(saw)。切割集成电路硅晶片时，有可能自切割的边缘处形成微小裂痕，尤其是接近边角处。所形成的裂痕可能会朝向集成电路的中心电路区域推进而造成其中的电路区域毁坏。因此，在切割集成电路硅晶片时，为了保护集成电路中心的电路区域，一般会在集成电路硅晶片上介于电路区域以及其边缘间，配置密封环(seal ring)。密封环可以防止，例如，因切割集成电路时的应力(stress)所导致裂痕的任何裂痕侵入集成电路内部的电路区域。此夕卜，密封环也可避免湿气渗入，或是避免例如酸性或碱性的化学物质进入而损坏集成电路内部的电路区域。然而，密封环的材质通常为导电材质，例如金属及衬底(substrate)材料等，虽然密封环可以防止芯片切割产生的裂痕及湿气渗入，但密封环可能将电路区域中的干扰传到外部电路或者将外部干扰电磁信号传到芯片内部的集成电路，进而影响到整体集成电路的运作。虽然在此所称的密封环有密封二字，不过，在本申请当中的密封环并不一定是完全密封。如美国专利案6492716号的第三图所示，其密封环之间有缺口。尽管在其缺口处可能会渗入湿气与酸碱物质，同时也会减损抵抗应力的强度，不过熟悉本项技艺者应能认同这样的结构同样可称之为「密封环」。因此，在本申请中所指称的密封环，并不排除上述具有缺口的密封环结构
发明内容
有鉴于前述问题，本发明的目的在于提供一种集成电路，其包括至少一密封环具有交错排列结构，可以使得密封环具有高阻抗值，进而防止外部电磁信号干扰集成电路的内部电路运作，并且同时能够防止湿气渗入或是切割芯片可能导致的裂痕。为达上述目的，根据本发明的一实施例，本发明提供一种集成电路，其包括第一密封环。第一密封环配置于集成电路内。该第一密封环包括至少一交错排列结构，其中，该至少一交错排列结构包括多个交错单元，多个交错单元彼此交错排列连接。在本发明的一实施例中，所述集成电路还包括第二密封环，配置于集成电路中且环绕于第一密封环之外。在本发明的一实施例中，所述第二密封环构成封闭区域，且第一密封环配置于此封闭区域中。
在本发明的一实施例中，所述第二密封环为连续线段结构。 在本发明的一实施例中，所述第二密封环具有不相等宽度。根据本发明的另一实施例，本发明提供一种集成电路内的密封环。所述密封环配置于集成电路内且环绕集成电路的电路区域。所述密封环包括至少一交错排列结构，其中，该至少一交错排列结构包括多个交错单元，所述多个交错单元彼此交错排列连接。在本发明的一实施例中，该多个交错单元中各个交错单元之间的多个连接面的宽度小于预设宽度值。在本发明的一实施例中，所述至少一交错单元与至少一连续线段结构的至少一部分连接的连接面的宽度小于预设宽度值。 在本发明的一实施例中，在所述至少一交错单元中相邻的两个交错单元为角对角相连接，且为交错排列连接。在本发明的一实施例中，所述至少一交错单元具有不相等体积。在本发明的一实施例中，所述至少一交错单元具有不相等形状。在本发明的一实施例中，所述至少一连续线段结构的宽度实质上不相等。基于上述，本发明提供一种集成电路，其包括至少一密封环具有交错排列结构，所述交错排列结构中的多个交错单元以互相交错的连接方式，使得密封环具有高阻抗的效果。由于交错单元为互相密合的连接方式，使得密封环同时能够防止湿气渗入或是由于芯片切割产生的裂痕。由于具交错排列结构的密封环具有高阻抗，可以避免集成电路内电路运作时产生的干扰传到外部电路，同时可以防止外部电磁信号干扰集成电路的内部电路运作。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
图I是本发明的一实施例所绘示的一种集成电路结构的示意图；图2、图3、图4A以及图4B是本发明的多个实施例分别绘示的多种第一密封环结构的局部放大图；图5至图9是本发明的多个实施例分别绘示的多种集成电路结构的示意图。
具体实施例方式下面，将参照附图对本发明的示例性实施例进行详细描述，以便使本领域技术人员能够实现本发明。本发明的观念可以以多种形式实施，而不是局限于本文描述的示例性实施例中。为了清楚的目的，在描述中省略了公知部分，而且在整个附图中，相同的附图标记表示相同的元件。图I是根据本发明的一实施例所绘示的一种集成电路结构的示意图。请参照图1，集成电路100包括多个焊垫120_1 120_8以及第一密封环110。所述多个焊垫120_1 120_8配置于集成电路100内，且在本实施中，所述多个焊垫120_1 120_8环绕集成电路100内的电路区域(未绘示于图I中)。第一密封环110配置于集成电路内且环绕所述多个焊垫120_1 120_8。第一密封环110包括交错排列结构(staggered structure) 130以及连续线段结构(continuous segment structure) 140。交错排列结构130包括至少一交错单元130_1 130_3。该至少一交错单元130_1 130_3的形状可以为例如四边形。该至少一交错单元130_1 130_3可以与相邻的连续线段结构140彼此交错排列连接，且该至少一交错单元130_1 130_3之间也为彼此交错排列连接。该种配置方式可以使得第一密封环110形成一封闭区域，防止电路区域被应力破坏，且避免湿气的渗入。同时，由于交错排列结构130的所述至少一交错单元130_1 130_3之间具有彼此交错排列连接的配置方式，可以减少所述至少一交错单元130_1 130_3之间的接触面积，因此交错排列结构130具有高阻抗值。如此一来，交错排列结构130可以避免将集成电路内电路运作时产生的干扰传到外部电路，同时可以防止外部电磁信号干扰集成电路的内部电路运作。图2是根据本发明的一实施例所绘示的一种第一密封环结构的局部放大图。请参照图2，在本实施例中，第一密封环200包括交错排列结构210以及连续线段结构220。连 续线段结构220在与交错排列结构210平行的部分线段的宽度为宽度W0。交错排列结构210包括多个交错单元210_1 210_3。举例说明，交错单元210_1与交错单元210_2之间连接的连接面宽度可以为宽度Wl ;交错单元210_2与交错单元210_3之间连接的连接面宽度可以为宽度W2 ;交错单元210_3与连续线段结构220之间的连接面宽度可以为宽度W3。另外，宽度W1、W2、W3均小于预设宽度值，例如预设宽度值为宽度W0。第一密封环200的阻抗值可以经由调整宽度Wl W3的设定值而有所不同。当宽度Wl W3的设定值越小时，可相对提高第一密封环200的阻抗值。例如，宽度Wl W3可以设定为小于预设宽度值，所述预设宽度值可以是连续线段结构220的部分线段的宽度W0。在其他实施例中，宽度Wl W3可调整为仅有角对角(corner-to-corner)相连接的接触面宽度。图3是根据本发明的一实施例所绘示的一种第一密封环结构的局部放大图。请参照图3，在本实施例中，第一密封环300包括交错排列结构310以及连续线段结构320。交错排列结构310包括交错单元310_1 310_3。举例说明，交错单元310_1与相邻的交错单元310_2的连接方式可以是角对角相连接；交错单元310_2与交错单元310_3的连接方式也可以是角对角相连接；交错单元310_3与连续线段结构320的连接方式也可以是角对角相连接。由于交错单元310_1 310_3与连续线段结构320彼此之间的连接面被调整为远小于预设宽度值，例如预设宽度值为连续线段结构320与交错排列结构310平行的部分线段的宽度，因而使得第一密封环300具有高阻抗值。交错排列结构310具有高阻抗值，可以避免将集成电路内电路运作时产生的干扰传到外部电路，同时可以防止外部电磁信号干扰集成电路的内部电路运作。由于交错单元310_1 310_3与连续线段结构320互相为密合的连接方式，可以使得第一密封环300形成一封闭区域，防止芯片切割的应力破坏第一密封环300内部的电路区域，同时防止湿气的侵入。图4A是根据本发明的一实施例所绘示的一种第一密封环结构的局部放大图。请参照图4A，在本实施例中，第一密封环400包括交错排列结构410以及连续线段结构420。交错排列结构410包括交错单元410_1 410_3。举例说明，交错单元410_1 410_3可以皆为圆形，并且可以具有相等的体积。在其他实施例中，交错单元410_1 410_3也可以是具有不同半径和体积的圆形。由于交错单元410_1 410_3彼此交错连接的连接面被调整为远小于预设宽度值，例如预设宽度为连续线段结构420与交错排列结构410平行的部分线段的宽度，如此可以使第一密封环400具有高阻抗值。在其他实施例中，交错单元410_1 410_3也可为例如三角形、五角形或是平形四边形等几何形状来实现，但本发明的可实施方式不限于上述。图4B是根据本发明的一实施例所绘示的一种第一密封环结构的局部放大图。请参照图4B，在本实施例中，第一密封环401包括交错排列结构411以及连续线段结构421。交错排列结构411包括交错单元411_1 411_3。交错单元411_1 411_3彼此可以具有不相等形状。举例说明，交错单元411_1可以是圆形，交错单元411_2可以是四边形，交错单元411_3可以是六边形。另外，交错单元411_1 411_3彼此可以具有不相等的体积。由于交错单元411_1 411_3与连续线段结构421彼此之间的连接面可以被调整为远小于预设宽度值，例如预设临界值为连续线段结构421与交错排列结构411平行的部分线段的宽度，因此可以使得第一密封环401具有高阻抗值。·图5是根据本发明的一实施例所绘示的一种集成电路结构的示意图。在本实施例中，集成电路500包括第一密封环510以及焊垫520_1 520_8。第一密封环510包括交错排列结构530_1、530_2以及连续线段结构540_1、540_2。由于第一密封环510具有两个交错排列结构530_1、530_2，其可以达到高阻抗值。此外，在其他实施例中，根据实际设计需求，第一密封环510还可以包括其他的交错排列结构，以使得第一密封环510可以达到更高的阻抗值。图6是根据本发明的一实施例所绘示的一种集成电路结构的示意图。在本实施例中，集成电路600包括第一密封环610以及焊垫620_1 620_8。第一密封环610包括交错排列结构630_1、630_2以及连续线段结构640_1、640_2。连续线段结构640_1的宽度可以是宽度W4，连续线段结构640_2的宽度可以是宽度W5，其中宽度W4与宽度W5实质上可以不相等。图7是根据本发明的一实施例所绘示的一种集成电路结构的示意图。在本实施例中，集成电路700除了包括图I中所绘示的实施例中的所有元件,集成电路700还可以包括第二密封环710。第二密封环710配置于集成电路700中，且环绕于第一密封环110之外。关于第一密封环110可参照图1，在此不重述其技术内容。从另一观点来看，第一密封环110可视为是配置在第二密封环710所构成的封闭区域内。第二密封环710可有效防止芯片切割导致的裂痕或湿气渗入集成电路700的电路区域，而具有高阻抗值的第一密封环110可避免集成电路内电路运作时产生的干扰传到外部电路，同时可以防止外部电磁信号干扰集成电路的内部电路运作。图8是根据本发明的一实施例所绘示的一种集成电路结构的示意图。在本实施例中，集成电路800包括第一密封环110、第二密封环710、多个焊垫120_1 120_8与电路区域(被焊垫120_1 120_8环绕但未绘示于图8中)。第二密封环710可以是连续线段结构，并且第二密封环710可以具有不相等宽度。举例而言，第二密封环710可以是一方框形状的结构，此方框形结构的四个边框的宽度可以分别为宽度W6 W9，其中，宽度W6 W9可以互相不相等。图9是根据本发明的一实施例所绘示的一种集成电路结构的示意图。在本实施例中，集成电路900包括密封环910，其配置于集成电路900内，且环绕集成电路900中的电路区域920。密封环910包括交错排列结构930以及连续线段结构940。交错排列结构930包括交错单元930_1 930_3，其中，交错单元930_1 930_3以及连续线段结构940的结构特性及相互连接关系可以采用图I至图6中所绘示的实施例，在此不再重述其结构特征。综上所述，本发明提供一种集成电路，其包括至少一具有交错排列结构的密封环。交错排列结构中的交错单元彼此交错连接，使得至少一密封环具有高阻抗的效果。交错单元为互相密合的连接方式，可以防止湿气渗入或是由于芯片切割导致的裂痕。同时，具有交错排列结构的密封环具有高阻抗，可防止集成电路内的电路区域所产生的干扰传导至外部电路，同时防止外部电磁信号干扰集成电路的内部电路运作。虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术 领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
权利要求
1.一种集成电路，包括 第一密封环，配置于该集成电路内，该第一密封环包括至少一交错排列结构； 其中，该至少一交错排列结构包括多个交错单元，该多个交错单元彼此交错排列连接。
2.如权利要求I所述的集成电路，其中 该多个交错单元中各个交错单元之间的多个连接面的宽度小于一预设宽度值，以及 该多个连接面的宽度不同。
3.如权利要求I所述的集成电路，其中在该至少一交错排列结构中相邻的两个交错单元为角对角相连接；其中该至少一交错排列结构中的不同交错单元具有不同的体积或不同的形状。
4.如权利要求I所述的集成电路，还包括 第二密封环，配置于该集成电路中且环绕于该第一密封环外，其中该第二密封环构成一封闭区域，且该第一密封环配置于该封闭区域中。
5.如权利要求4所述的集成电路，其中 该第二密封环为一连续线段结构，以及 该第二密封环具有不相等宽度。
6.如权利要求I所述的集成电路，其中该第一密封环还包括至少一连续线段结构，该至少一连续线段结构的宽度不相等，以及该至少一连续线段结构与该至少一交错排列结构之间交错连接。
7.一种集成电路内的密封环，配置于该集成电路内且环绕该集成电路的一电路区域，该密封环包括 至少一交错排列结构； 其中，该至少一交错排列结构包括多个交错单元，该多个交错单元彼此交错排列连接。
8.如权利要求7所述的密封环，其中 该多个交错单元中各个交错单元之间的多个连接面的宽度小于一预设宽度值，以及 该多个连接面的宽度不同。
9.如权利要求7所述的密封环，其中在该至少一交错结构中相邻的两个交错单元为角对角相连接，且为交错排列连接；其中该至少一交错排列结构中的不同交错单元具有不同的体积；以及该至少一交错排列结构中的不同交错单元具有不同的形状。
10.如权利要求7所述的密封环，其中该密封环还包括至少一连续线段结构，该至少一连续线段结构的宽度不相等，以及该至少一连续线段结构与该至少一交错排列结构之间交错连接，其中该至少一连续线段结构域该至少一交错排列结构的交错单元之间的连接宽度小于一预设宽度值。
全文摘要
本发明公开一种集成电路与其内的密封环。该集成电路包括第一密封环。第一密封环配置于集成电路内。该第一密封环包括至少一交错排列结构以及至少一连续线段结构。其中，所述至少一交错排列结构包括多个交错单元，该多个交错单元彼此交错排列连接。
文档编号H01L23/552GK102983120SQ20121053939
公开日2013年3月20日 申请日期2012年12月13日 优先权日2012年9月14日
发明者郭秉捷, 林鸿文, 吉宇杰 申请人:美商威睿电通公司