专利名称：集成电路及锁相环电路的制作方法
技术领域：
本发明大体是有关于高速通信，更具体地，是关于一种高速通信中使用的压控振荡器(voltage controlled oscillator)与锁相环电路。
技术背景对于例如电脑、通信装置、RF IC 4支术以及高频时钟的应用来说， 近年来高速数据传送的需要逐渐增长。高速压控振荡器与分频器 (frequency divider)是电脑与通信应用普遍采用以进行例如频率合成， 升频及降频操作的必要构造模块。举例来说，由分频器所实施的预分 频器(prescaler)是锁相环电路(Phase-Locked Loop, PLL)内的重要组件 之一(如图1所示)，其广泛被作为无线接收器的频率合成器来应用。 RF/微波的PLL中普遍使用静态或动态数字分频器。它们具有架构简 单、带宽大与较佳的过程变化(process variations)稳定性。可是，随着 无线操作的频率超过了低GHz范围，数字分频器的功率消耗成为一个 问题。换句话说，数字分频器要达到功率要求越来越难，特别是对低 功耗的移动应用更具挑战。而且，由于大量功率消耗，高速数字分频 器还可能引起显著的噪音损害。压控振荡器一4殳利用电感与电容库(inductors and capacitor bank) 来形成共振网络(resonance network),并产生高频振荡信号。 一般地， IC中电感与电容库占据比其它电路更大的电路面积，导致IC电路尺 寸更大，因此提高了制造成本。因此，需要更高功效且更小电路尺寸的压控振荡器与分频器。发明内容因此，本发明提供一种新的集成电路与锁相环电路。 本发明提供一种集成电路，包含偏压电^各，产生第一偏压电压信号，输出频率具有振荡频率的比率，其中振荡信号包含AC与DC 成分，电流模式逻辑分频器接收AC成分以决定注入频率并重复使用 DC成分，来提供末端电流以决定电流模式逻辑分频器的固有频率，且 输出频率由注入频率与固有频率决定。本发明另提供一种锁相环电路，包含鉴相器，侦测参考信号与 输出信号的相位差信号；LC共振电路，耦接至上述鉴相器，接收上述 相位差信号以产生具有振荡频率的振荡信号；偏压电路，产生第一偏 压电压与第二偏压电压；以及电流才莫式逻辑分频器，耦接至偏压电路 与LC共振电路，由第一偏压电压与第二偏压电压偏压，接收振荡信 号以产生具有振荡频率的比率的输出频率的输出信号，其中振荡信号 包含AC与DC成分，电流模式逻辑分频器接收AC成分以决定注入频 率并重复使用DC成分，来提供末端电流以决定电流模式逻辑分频器 的固有频率，且输出频率由注入频率与固有频率决定。本发明的集成电路因需要较少电容，能够占据较少电路面积并降 低制造成本。
图1显示锁相环电路的示例方框示意图。图2显示根据本发明的示例压控振荡器与CML分频器的方框示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的元件。 本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼 同 一个元件。本说明书及权利要求书并不以名称的差异来作为区分元 件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说 明书及权利要求书当中所提及的"包含"是开放式的用语，故应解释 成"包含但不限定于"。此外，"耦接" 一词在jt匕是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置， 则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接 手段间接地电气连接到第二装置。
图1显示锁相环电路的示例方框示意图，其包含在回路中耦接的
鉴相器100，环路滤波器102,压控振荡器104，以及分频器106。
压控振荡器104可为LC共振器(LC resonator),其产生振荡信号 Svco。分频器106将振荡信号Svco的频率除一个因子(例如除2)，来 产生输出信号SOUT。分频器106可为利用差分架构的电流模式逻辑 (Current Mode Logic, CML)分频器。如图1所应用的电^各的压控4展荡 器104需要较少的电容，于是减少了 LC共振器内的电容库的电路面 积与制造成本。
图2显示根据本发明的示例压控振荡器与CML分频器的方框示意 图，其包含偏压电路20, LC共振器22， CML分频器24， CML緩冲 器26与去耦电路28。偏压电路20耦接至LC共振器22与CML分频 器24,且两者都耦接至CML緩沖器26，接着耦才妄至去耦电路28。
偏压电路20包含电流源IbUs,晶体管M200,以及偏压电阻R200 至R204,用于提供偏压电流给CML分频器24。电流源Ibias与晶体管 M200提供电流镜偏压，以建立R200至R204的偏压电压。偏压电压 依据电流要求可为相同或不同。
LC共振器22是LC库振荡器(LC tank resonator),其于振荡频率 产生振荡信号。LC共振器22包含PMOS交叉耦接的晶体管对M220, 电容C220与C222,变容二极管V220与V222, 电容库C224以及电 感L220。 PMOS交叉耦接的晶体管对M220提供负的gm来消除LC共 振器22内的阻性能量消耗。LC共振器22可更包含NMOS交叉耦接 的晶体管对(图未示)，以作为PMOS交叉耦接晶体管的替换。实际上， PMOS交叉耦接的晶体管对提供比NMOS交叉耦4妄的晶体管对更佳的 闪烁噪音性能(flicker noise performance)。振荡信号的振荡频率可由控 制电压Vt匿来细调。振荡信号包含差分信号对CLK+与CLK-。振荡 信号包含AC与DC成分，CML分频器24接收AC成分来决定注入频 率(injected frequency), 并重复利用 DC成分来提供末端电流(tail current),以决定CML分频器的固有频率(natural frequency),以及CML
8分频器24的输出频率由注入频率与固有频率决定。电感L220的中间 抽头(center tap)通过电容对C280耦接至CML分频器24,如此其中所 有DC电流经过CML分频器24流向4妄地端。因为《扁压电3各20控制由 晶体管M241至M247产生偏压电流，CML分频器24内的DC总量与 LC共振器22内的DC总量相等，都由偏压电路20限制。其中晶体管 M241、 M243、 M245及M247可被称作末端晶体管，其接收偏压电压 及振荡信号，以产生末端电流给差分晶体管对M240、 M242、 M244 及M246来产生差分输出信号Vvcol与Vvco2。
CML分频器24 AC耦接至LC共振器22,以通过电容C240与C242 接收差分振荡信号CLK+与CLK-。 CML分频器24是由CML电路将 差分输出信号Vvcol与Vvco2反馈给输入端构成的两个D触发器。CML 分频器24操作于由振荡信号对CLK+与CLK-决定的跟踪与锁存模式 (track and latch mode)。于跟踪才莫式中，信号CLK+为"高"，而信号 CLK-为"低"，晶体管M241开启且晶体管M243关闭，使得晶体管对 M240的漏电流3艮3宗车t出电压对Vvcol及Vvco2,》口jt匕通过电阻R240 与R242来建立输出漏极电压。于锁存模式中，信号CLK+为"低"， 而信号CLK曙为"高"，晶体管M241关闭而晶体管M243开启，使得 锁存晶体管对M242锁存之前晶体管级M240的岸俞出漏极电压。同样， 当信号CLK+为"低，，且信号CLK-为"高"时，晶体管M245开启而 晶体管M247关闭，使得晶体管对M244跟踪晶体管对M240的输出漏 极电压，并通过电阻R244及R246建立输出漏极电压。当CLK+信号 为"高"且CLK-信号为"低，，时，晶体管M245关闭而晶体管M247 开启，使得晶体管对M246锁存之前晶体管级M244的输出漏极电压 并输出输出电压对。电阻R240至R246不<又用来决定输出信号对的固 有频率，也用来隔离输出信号对与LC共振器22。
当振荡信号具有零振幅时，CML分频器24产生输出信号对，其 具有由负载电阻R240至R246、小信号跨导gm，以及栅极与接线电容 (gate and wire capacitance)决定的固有频率，即所谓的自才展荡 (self-oscillation)。当4展荡信号的幅度增加时，CML分频器24会经历 "注入锁相效应(injection locking effect)'，。因为丰#入振荡信号CLK+ 与CLK-的注入，CML分频器24表现为具有从固有频率获得的输出信号的输出时钟频率的振荡器，以于输入振荡信号CLK+与CLK-的半速 率频率振荡，表现为除2的分频器。
CML緩冲器26操作时有小幅电压摆动(small voltage swings), 2 Vthn的峰-峰差分模式，其中电压vt匪为NMOS晶体管260至266的 阈值电压，如此提供高速振荡输出SOUT1与SOUT2。去耦电路28耦接 至电感L220的中间抽头，从LC共振器22提供AC信号的虚拟接地 端。
本发明虽用较佳实施方式说明如上，然而其并非用来限定本发明 的范围，任何本领域中技术人员，在不脱离本发明的精神和范围内， 做的任何更动与改变，都在本发明的保护范围内，具体以权利要求界 定的范围为准。
权利要求
1.一种集成电路，包含偏压电路，产生第一偏压电压与第二偏压电压；LC共振电路，产生具有振荡频率的振荡信号；以及电流模式逻辑分频器，耦接至上述偏压电路与上述LC共振电路，由上述第一偏压电压与上述第二偏压电压偏压，并接收上述振荡信号，以产生具有输出频率的输出信号，上述输出频率是上述振荡频率的一比值，其中上述振荡信号包含AC与DC成分，上述电流模式逻辑分频器接收上述AC成分以决定注入频率并重复使用上述DC成分，来提供末端电流以决定上述电流模式逻辑分频器的固有频率，且上述输出频率由上述注入频率与上述固有频率决定。
2. 如权利要求1所述的集成电路，其特征在于，更包含去耦电容， 耦接至上述电感的中间，提供AC信号一个虚拟接地。
3. 如权利要求1所述的集成电路，其特征在于，上述偏压电路包含电流源，提供偏压电流；偏压晶体管，耦接至上述电流源与上述电流才莫式逻辑分频器，配 置为电流镜，以接收上述偏压电流并产生镜像电流；以及第一偏压电阻与第二偏压电阻，耦接至上述偏压晶体管与上述电 流模式逻辑分频器，接收上述镜像电流来建立上述第一偏压电压与上 述第二偏压电压。
4. 如权利要求1所述的集成电路，其特征在于，上述电流模式逻 辑分频器包含第一电容与第二电容，耦接来自LC共振电路的上述振 荡信号至上述电流模式逻辑分频器。
5. 如权利要求1所述的集成电路，其特征在于，上述电流模式逻 辑分频器包含第一末端晶体管，接收上述第一偏压电压与上述振荡信号，以产 生第一末端电流；第二末端晶体管，接收上述第二偏压电压与上述振荡信号，以产 生第二末端电流；以及第一差分晶体管对与第二差分晶体管对，分别耦接至上述LC共 振电路与上述第一末端晶体管之间及上述LC共振电路与上述第二末 端晶体管之间，接收上述第一末端电流与上述第二末端电流以产生上 述输出信号。
6. 如权利要求5所述的集成电路，其特征在于，当上述第一末端 晶体管开启而上述第二末端晶体管关闭时，上述第一差分晶体管对跟踪上述输出信号，并建立输出漏极电压；当上述第一末端晶体管关闭 而上述第二末端晶体管开启时，上述第二差分晶体管对锁存上述第一 差分晶体管对的上述输出漏极电压。
7. 如权利要求5所述的集成电路，其特征在于，上述电流模式逻 辑分频器更包含第三末端晶体管，接收上述第一偏压电压与上述振荡信号； 第四末端晶体管，接收上述第二偏压电压与上述振荡信号；以及 第三差分晶体管对与第四差分晶体管对，分别耦接至上述LC共振电路与上述第三末端晶体管之间及上述LC共振电路与上述第四末端晶体管之间，其中当上述第三末端晶体管开启而上述第四末端晶体管关闭时， 上述第三差分晶体管对跟踪上述第一差分晶体管对的输出漏极电压； 当上述第三末端晶体管关闭而上述第四末端晶体管开启时，上述第四 差分晶体管对锁存上述第三差分晶体管对的上述输出漏极电压。
8. 如权利要求1所述的集成电路，其特征在于，更包含电流模式 逻辑緩冲器，耦接至上述电流模式逻辑分频器。
9. 如权利要求1所述的集成电路，其特征在于，上述振荡信号与 上述输出信号为差分信号。
10. —种锁相环电路，包含鉴相器，侦测参考信号与输出信号的相位差信号； LC共振电路，耦接至上述鉴相器，接收上述相位差信号以产生具 有振荡频率的振荡信号；偏压电路，产生第一偏压电压与第二偏压电压；以及电流模式逻辑分频器，耦接至上述偏压电路与上述LC共振电路， 由上述第一偏压电压与上述第二偏压电压偏压，4妄收上述振荡信号以 产生具有上述振荡频率的比率的输出频率的上述输出信号，其中上述振荡信号包含AC与DC成分，上述电流模式逻辑分频 器接收上述AC成分以决定注入频率并重复使用上述DC成分，来提 供末端电流以决定上述电流模式逻辑分频器的固有频率，且上述输出 频率由上述注入频率与上述固有频率决定。
11. 如权利要求10所述的锁相环电路，其特4正在于，更包含去耦 电容，耦接至上述电感的中间，给AC信号提供一个虚拟接地。
12. 如权利要求10所述的锁相环电路，其特4正在于，上述偏压电 路包含电流源， 一是供偏压电流；偏压晶体管，耦接至上述电流源与上述电流才莫式逻辑分频器，被 配置为电流镜，以接收上述偏压电流并产生镜^象电流；以及第一偏压电阻与第二偏压电阻，耦接至上述偏压晶体管与上述电 流模式逻辑分频器，接收上述镜像电流来建立上述第一偏压电压与上 述第二偏压电压。
13. 如权利要求10所述的锁相环电路，其特征在于，上述电流模 式逻辑分频器包含第一电容与第二电容，耦接来自LC共振电路的上 述振荡信号至上述电流模式逻辑分频器。
14. 如权利要求10所述的锁相环电路，其特征在于，上述电流模 式逻辑分频器包含第一末端晶体管，接收上述第一偏压电压与上述振荡信号，以产 生第 一末端电流；第二末端晶体管，接收上述第二偏压电压与上述振荡信号，以产 生第二末端电流；以及第一差分晶体管对与第二差分晶体管对，分别耦接至上述LC共 振电路与上述第一末段晶体管之间及上述LC共振电路与上述第二末 端晶体管之间，接收上述第一末端电流与上述第二末端电流以产生上 述输出信号。
15. 如权利要求14所述的锁相环电路，其特4正在于，当上述第一末端晶体管开启而上述第二末端晶体管关闭时，上述第一差分晶体管对跟踪上述输出信号，并建立输出漏极电压；当上述第一末端晶体管关闭而上述第二末端晶体管开启时，上述第二差分晶体管对锁存上述 第一差分晶体管对的上述输出漏极电压。
16. 如权利要求14所述的锁相环电路，其特;f正在于，上述电流模 式逻辑分频器更包含第三末端晶体管，接收上述第一偏压电压与上述振荡信号； 第四末端晶体管，接收上述第二偏压电压与上述振荡信号；以及 第三差分晶体管对与第四差分晶体管对，分别耦接至上述LC共振电路与上述第三末端晶体管之间及上述LC共4展电路与上述第四末端晶体管之间，其中当上述第三末端晶体管开启而上述第四末端晶体管关闭时， 上述第三差分晶体管对跟踪上述第一差分晶体管对的输出漏极电压； 当上述第三末端晶体管关闭而上述第四末端晶体管开启时，上述第四 差分晶体管对锁存上述第三差分晶体管对的上述输出漏极电压。
17. 如权利要求10所述的锁相环电路，其特4正在于，更包含电流 模式逻辑缓冲器，耦接至上述电流模式逻辑分频器。
全文摘要
本发明提供一种集成电路与锁相环电路，上述集成电路包含偏压电路，产生第一偏压电压与第二偏压电压；LC共振电路，产生具有振荡频率的振荡信号；以及电流模式逻辑分频器，接至偏压电路与LC共振电路，由第一偏压电压与第二偏压电压偏压，接收振荡信号，以产生具有输出频率的输出信号，输出频率具有振荡频率的比率，其中振荡信号包含AC与DC成分，电流模式逻辑分频器接收AC成分以决定注入频率并重新使用DC成分，来提供末端电流以决定电流模式逻辑分频器的固有频率，且输出频率由注入频率与固有频率决定。本发明的集成电路因需要较少电容，能够占据较少电路面积并降低制造成本。
文档编号H03L7/099GK101662280SQ20091016924
公开日2010年3月3日 申请日期2009年8月24日 优先权日2008年8月28日
发明者吴敏洁, 王明辉, 连伟量, 郭仓甫 申请人:联发科技(新加坡)私人有限公司