碳化硅半导体元件及其制造方法

专利名称：碳化硅半导体元件及其制造方法
技术领域：
本申请涉及采用了碳化硅的半导体元件及其制造方法。尤其是涉及被用于高耐压、大电流的碳化硅半导体元件。
背景技术：
碳化娃(silicon carbide SiC)和娃(Si)相比，因为带隙大且绝缘击穿电场强度高等，所以是被期待应用到下一代的低损耗功率器件等的半导体材料。碳化硅具有立方晶体系的3C-SiC或六方晶体系的6H-SiC、4H-SiC等，很多的多种类型。其中，为了制作实用性的碳化硅半导体元件而一般使用的多种类型为4H-SiC。采用了 SiC的功率元件之中有代表性的半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-1nsulator-Semiconductor Field-Effect Transistor MISFET)(例如参照专利文献I)。以下，有时将SiC的MISFET简单地称为“SiC-FET”。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor M0 SFET)是MISFET 的一种。图18是表示以往的沟槽型半导体元件(SiC-FET) 1000的剖视图。半导体元件1000具有多个单位单元(unit cell) 1000uo半导体元件1000由碳化娃(SiC)半导体构成,具有在η.基板(SiC基板)1010之上层叠了 η—漂移层1020的构造。在η—漂移层1020的上部形成了 P体区域1030，在P体区域1030上形成有P+体接触区域1050与η+源极区域1040。而且，P+体接触区域1050及η+源极区域1040之上形成有源电极1090。半导体元件1000具有沟槽1020t。沟槽1020t例如是贯通源极区域1040及p体区域1030并抵达至漂移层1020的沟形状。在该沟槽1020t的侧壁部，通过外延生长而形成连接n+源极区域1040与漂移层1020的η—沟道层1060。进而，在沟槽1020t底部的漂移层1020、n+源极区域1040 、沟道层1060之上形成有栅极绝缘膜1070及栅电极1080。在n+基板1010的背面形成有漏电极1100。源电极1090借助上部布线电极1120而与其他单元(cell)的源电极彼此并联连接。该上部布线电极1120和栅电极1080是通过层间绝缘膜1110而被绝缘的。层间绝缘膜1110具有开口部1110c，上部布线电极1120在开口部IllOc中与源电极1090接触。下部布线电极1130被设置在漏电极1100上。安装时，通过将焊锡材料密接于下部布线电极1130，从而半导体元件1000被固定到引线框或模块中。在非专利文献I中报告了 在被沟槽加工过的SiC基板上进行了外延生长的情况下，在沟槽中对置的2个侧面，外延膜的厚度不同。在与SiC基板的斜切角(off angle)的方向垂直地形成有沟槽侧面的情况下，在沟槽的单侧肩部附近形成琢面(facet)。琢面指的是SiC基板的基底面、S卩(0001)面。向靠近琢面一侧的沟槽侧壁面供给不会有助于琢面生长的原料气体。因而，认为是靠近琢面一侧的沟槽侧壁面处的外延膜的厚度增大。在先技术文献专利文献
专利文献IJP特开平9-74193号公报非专利文献非专利文献I Materials Science Forum Vols. 457-460

发明内容
-发明所要解决的技术问题-本申请的不构成限定且具有例示性的实施方式提供一种即便在沟槽内对置的2个侧面元件构造不同，也可以抑制特性的劣化的SiC半导体元件。用于解决技术问题的方案为了解决上述课题，本说明书中公开的碳化硅半导体元件的一形态具备第I导电型的半导体基板；位于所述半导体基板的主面上的第I导电型的漂移层；位于所述漂移层上的第2导电型的体区域；位于所述体区域上的第I导电型的杂质区域；贯通所述体区域及所述杂质区域并抵达所述漂移层的沟槽；被配置在所述沟槽的表面上的栅极绝缘膜；被配置在所述栅极绝缘膜上的栅电极；与所述杂质区域相接的第I电极；被配置于所述半导体基板的背面的第2电极，所述沟槽的表面包括第I侧面以及与所述第I侧面对置的第2侧面，所述体区域之中位于所述第I侧面的部分的至少一部分的第2导电型的掺杂物浓度比所述体区域之中位于所述第2侧面的部分的第2导电型的掺杂物浓度更大。-发明效果-根据本说明书中公开的一形态涉及的SiC半导体元件，即便沟槽内对置的2个侧面中元件构造不同，也可以抑制特性的劣化。


图1(a)是表示例示性的实施方式I的半导体元件100的剖面示意图，(b)是表示单位单元IOOu延伸成长方形状的情况下的配置的一例的俯视图。图2是表示第I实施方式的半导体元件100中的阈值电压与沟道层的厚度的相关关系的曲线图。图3是表示第I实施方式的半导体元件100中的阈值电压与栅极氧化膜的厚度的相关关系的曲线图。图4(a) (C)是表示第I实施方式的半导体元件100的制造工序的剖视图。图5(a) (C)是表示第I实施方式的半导体元件100的制造工序的剖视图。图6(a) (C)是表示第I实施方式的半导体元件100的制造工序的剖视图。图7(a) (C)是表示第I实施方式的半导体元件100的制造工序的剖视图。图8 (a)、(b)表示是第I实施方式的半导体元件100的制造工序的剖视图。图9是表示例示性的实施方式2的半导体元件300的剖面示意图。图10(a) (d)是表示第2实施方式的半导体元件300的制造工序的剖视图。图11 (a) (C)是表示第2实施方式的半导体元件300的制造工序的剖视图。图12(a) (C)是表示第2实施方式的半导体元件300的制造工序的剖视图。图13(a) (C)是表示第2实施方式的半导体元件300的制造工序的剖视图。图14(a)、(b)是表示第2实施方式的半导体元件300的制造工序的剖视图。
图15是表示例示性的其他实施方式的半导体元件200的剖面示意图。图16是表示例示性的其他实施方式的半导体元件400的剖视图。图17是表示例示性的其他实施方式的半导体元件500的剖视图。图18是示意地表示以往的半导体元件的构成的剖视图。
具体实施例方式本申请发明人发现了在制作沟槽构造的MISFET的情况下会产生以下课题在沟槽中对置的侧面通过外延生长而形成的沟道层的厚度、或者栅极绝缘膜的厚度不同；以及沟槽的对置的侧面中阈值电压不同。这样，在沟槽中对置的侧面上阈值电压不同的情况下，在阈值电压较低的侧面决定MISFET的阈值电压，但阈值电压较高的侧面不会流过电流，因此接通电阻增大。再有，这样若沟槽内部中对置的侧面的阈值电压不同，则以将漏极电流提高I位数所需的栅极电压定义的摇摆特性会劣化。本发明人发现了 通过根据沟槽栅极型MISFET的沟槽中对置的侧面上生长的沟道层(外延层)或栅极绝缘膜的厚度来控制与沟道层相接的体区域的第2导电型的掺杂物浓度，从而可抑制沟槽中对置的侧面(第I侧面及第2侧面)的阈值电压之差异。以下，对能够抑制接通电阻的增大或摇摆(swi ng)特性劣化的SiC半导体元件进行说明。本公开内容涉及的碳化硅半导体元件具有以下构造，即体区域之中位于沟槽内的第I侧面的部分的至少一部分的深度的第2导电型的掺杂物浓度要比体区域之中位于沟槽内的第2侧面的部分的第2导电型的掺杂物浓度更大。(I)作为本发明一形态的碳化硅半导体装置具备 第I导电型的半导体基板；位于所述半导体基板的主面上的第I导电型的漂移层；位于所述漂移层上的第2导电型的体区域；位于所述体区域上的第I导电型的杂质区域；贯通所述体区域及所述杂质区域并抵达所述漂移层的沟槽；被配置在所述沟槽的表面上的栅极绝缘膜；被配置在所述栅极绝缘膜上的栅电极；与所述杂质区域相接的第I电极；被配置于所述半导体基板的背面的第2电极，所述沟槽的表面包括第I侧面以及与所述第I侧面对置的第2侧面，所述体区域之中位于所述第I侧面的部分的至少一部分的第2导电型的掺杂物浓度比所述体区域之中位于所述第2侧面的部分的第2导电型的掺杂物浓度更大。(2)项目(I)中，也可以在所述体区域之中位于所述第I侧面的部分的至少一部分的深度中，设置具有比所述体区域中的第2导电型的掺杂物浓度更高的第2导电型的掺杂物浓度的体浓度调整区域。(3)项目⑴或者⑵中，也可以在所述体区域之中位于所述第2侧面的部分的至少一部分的深度中，设置具有比所述体区域中的第2导电型的掺杂物浓度更低的第2导电型的掺杂物浓度的体浓度调整区域。(4)在项目(I) (3)任一项中，也可以还具备被设置在所述沟槽中的所述第I侧面及所述第2侧面上与所述栅极绝缘膜之间的第I导电型的沟道层。(5)在项目(I) (4)任一项中，也可以使所述沟道层之中与露出于所述第I侧面的所述体区域相接的部分的厚度比所述沟道层之中与露出于所述第2侧面的所述体区域相接的部分的厚度更大。
(6)在项目(I) (5)任一项中，也可以使所述栅极绝缘膜之中被设置在露出于所述第I侧面的所述体区域之上的部分的厚度比所述栅极绝缘膜之中被设置在露出于所述第2侧面的所述体区域之上的部分的厚度更大。(7)在项目(I) (6)任一项中，所述半导体基板也可以是将从(OOOl)Si (硅)面或者(OOO-1)C(碳)面起倾斜了 2°以上、10°以下的面作为主面的4H-SiC基板。(8)项目(I) (7)任一项所述的碳化硅半导体装置也可以将所述第I侧面及所述第2侧面设置为与所述半导体基板的主面自(OOOl)Si面或者(OOO-1)C面起倾斜的方向
大致垂直。(9)在项目⑴ ⑶任一项中，也可以是所述半导体基板的主面自(OOOl)Si面或者(000-1) C面起向〈I 1-20〉方向倾斜，所述第I侧面及所述第2侧面被设置为与〈I 1-20〉
方向大致垂直。(10)在项目(4)中，所述第I导电型的沟道层也可以通过外延生长来形成。(11)在项目⑴ (10)任一项中，所述对置的沟槽侧壁中的阈值电压之差也可以为O.1V以下。(12)在项目(I) (11)任一项中，在从与所述半导体基板的主面垂直的方向俯视的情况下，所述沟槽具有长方形的形状，所述第1、第2侧面也可以构成所述长方形的长边。(13)作为本发明一形态的碳化硅半导体装置的制造方法包括准备主面上配置有第I导电型的漂移层的半导体基板的工序(a);按照位于所述漂移层上的方式来形成第2导电型的体区域的工序(b);在所述漂移层内形成第2导电型的掺杂物浓度不同于所述体区域的第2导电型的体浓度调整 区域的工序(c);按照位于所述体区域上的方式形成第I导电型的杂质区域的工序(d);对所述半导体基板进行活化退火处理的工序(e);通过进行蚀刻来形成贯通所述体区域及所述杂质区域的沟槽的工序(f);在所述沟槽的表面形成栅极绝缘膜的工序(g);形成与所述栅极绝缘膜相接的栅电极的工序(h);在与所述杂质区域相接的位置上形成第I电极的工序(i);以及在与所述半导体基板的主面对置的面上形成第2电极的工序(j)，在所述工序(f)中，形成表面具有第I侧面及与所述第I侧面对置的第2侧面的沟槽，使所述体浓度调整区域露出于所述第I侧面。(14)在项目(13)的所述工序(C)中，也可以通过对所述体区域进行第2导电型的离子注入来形成所述第2导电型的所述体浓度调整区域。(15)在项目13的所述工序(C)中，也可以通过对所述体区域进行第I导电型的离子注入来形成所述第2导电型的所述体浓度调整区域。以下，利用附图对本发明一实施方式涉及的SiC半导体装置详细地进行说明。(实施方式I)图1(a)是表示本发明实施方式I的半导体元件100的剖面示意图。图1(a)中示出半导体元件100中的相邻2个单位单元100U。图1 (b)是用于说明多个单位单元的排列状态的俯视图。本实施方式的半导体元件100是包括MISFET在内的半导体元件。如图1(a)所示，本实施方式中的半导体元件100包括第I导电型的碳化硅半导体基板101 ;和形成于基板101的表面上的第I导电型的漂移层(第I碳化硅半导体层)102。基板101的主面自(0001)面起朝向右方的〈11-20〉方向倾斜约4°。S卩，基板101的主面的法线矢量自(0001)面的法线矢量起向〈11-20〉方向倾斜约4°。以下，将基板101的主面的法线矢量相对于(0001)面的法线矢量的倾斜角度简称为斜切角。漂移层102是通过外延生长而形成的。本实施方式的碳化硅半导体基板101为n+基板(n+SiC基板)，漂移层102是n_漂移层。另外，也可以采用基板的主面自(000-1)面起向〈11-20〉方向倾斜的基板。漂移层102上(或者102内)形成有第2导电型的体区域103。体区域103上形成有第I导电型的源极区域104。源极区域104相当于本发明中的第I导电型的杂质区域。本实施方式的体区域103包括第I部分及第2部分。第I部分为“体浓度调整区域103a”、第2部分为“体区域103之中体浓度调整区域103a以外的部分103b”。以下，有时将“体区域103之中体浓度调整区域103a以外的部分103b”称为“第2部分103b”。本实施方式的体浓度调整区域103a为p+型，第2部分103b为p型。源极区域104为n+型。体浓度调整区域103a的P型掺杂物浓度被设定得比体区域103的p型掺杂物浓度更高。“体浓度调整区域103a的P型掺杂物浓度被设定得比体区域103的p型掺杂物浓度更高”指得是例如在对体浓度调整区域103a及体区域103各自相同的深度中的P型掺杂物浓度进行了比较的情况下，体浓度调整区域103a的P型掺杂物浓度被设定得比体区域103的p型掺杂物浓度更高。源极区域104上形成有源电极109。源电极109被形成在n+源极区域104及p+接触区域105的表面上，与η.源极区域104及P+接触区域105双方电接触。P+接触区域105进一步还与体区域103电接触。源电极109相当于本发明中的第I电极。半导体元件100具有贯通源极区域104及体区域103的沟槽102t。沟槽102t相对于主面大致垂直地形成。在此，沟槽102t具有第I侧面102tl与第2侧面102t2，沟槽102t的第1、第2侧面102tl、102t2按照与〈11-20〉方向大致垂直的方式形成。在此，作为基板101(0001)而采用了自Si面或者(OOO-1)C面起的斜切基板(off-substrate)的情况下，斜切方向(off-direction)例如为〈11_20>方向。该情况下,第1、第2侧面102tl、102t2被设置为与斜切方向大 致垂直。体浓度调整区域103a露出于第I侧面102tl，体区域103之中的第2部分103b露出于第2侧面102t2。由此，体区域103之中位于第I侧面102tl的部分的至少一部分的P型掺杂物浓度要比体区域103之中位于第2侧面102t2的部分的至少一部分的P型掺杂物
浓度更高。沟槽102t内，沟道层(外延层)106与rT漂移层102、体区域103、及n+源极区域104的至少一部分相接地形成。将沟道层106之中，与P体浓度调整区域103a、及第2部分103b相接的部分分别称为“第I沟道区域106a”及“第2沟道区域106b”。与P体浓度调整区域103a相接的第I沟道区域106a的厚度要比与第2部分103b相接的第2沟道区域106b的厚度大。“与P体浓度调整区域103a相接的第I沟道区域106a的厚度要比与第2部分103b相接的第2沟道区域106b的厚度大”指的是例如在对第I沟道区域106a及第2沟道区域106b之中位于沟槽内的相同的深度的部分进行比较的情况下，与P体浓度调整区域103a相接的第I沟道区域106a的厚度要比与第2部分103b相接的第2沟道区域106b的厚度大。沟道层106通过SiC的外延生长而形成。作为SiC基板采用斜切基板，被配置成沟槽102t的第I侧面102tl与第2侧面102t2和斜切方向相交，所以第I侧面102tl与第2侧面102t2中的SiC的面方位相互不同。由此，在沟槽102t的单侧肩部附近形成琢面，被供给的原料的量在第I侧面102tl与第2侧面102t2中是不同的。结果，第1、第2沟道区域106a、106b的厚度也不同。本实施方式中，因为基板101的主面的法线矢量自0001)面的法线矢量起向〈11-20〉方向倾斜，所以琢面容易形成在第I侧面102tl侧的肩部附近。因此，在沟道层106的外延生长时，与第2侧面102t2相比，向第I侧面102tl侧供给的原料气体要更容易多。因此，与第2侧面102t2侧的第2沟道区域106b相比，第I侧面102tl侧的第I沟道区域106a的厚度容易变得更大。另外，沟道层106只要至少与P体浓度调整区域103a或者第2部分103b的一部分相接即可，沟道层106也可以不被设置成与沟槽102t的底部的漂移层102相接。第1、第2沟道区域106a、106b的长度(沟道长)相当于以图1(a)中示出的双向箭头t所表示的长度。即，第1、第2沟道区域106a、106b的长度是沟道层106之中与体浓度调整区域103a或者第2部分103b相接的部分的长度。换言之，是P体浓度调整区域103a或者第2部分103b在沟槽表面处的厚度。沟道层106之上形成有栅极绝缘膜107。栅极绝缘膜107之中与第I沟道区域106a相接的部分的厚度也可以比栅极绝缘膜107之中与第2沟道区域106b相接的部分的厚度更大。“栅极绝缘膜107之中与第I沟道区域106a相接的部分的厚度比栅极绝缘膜107之中与第2沟道区域106b相接的部分的厚度更大”指的是例如在沟槽内的相同深度中，栅极绝缘膜107之中与第I沟道区域106a相接的部分的厚度比栅极绝缘膜107之中与第2沟道区域106b相接的部分的厚度更大。栅极绝缘膜107之上形成有栅电极108。基板101的背面形成有漏电极110。栅电极108被层间绝缘膜111覆盖。层间绝缘膜111具有开口部111c，上部布线电极112被设置于开口部111c。多个源电极109通过上部布线电极112而相互并联地连接。漏电极110上还形成有背面布线电极113。漏电极110相当于本发明中的第2电极。图1(a)所示的半导体元件100具有多个单位单元100u。如图1(b)所示，每个单位单元IOOu在俯视的情况下例如具有长方形的形状。单位单元IOOu被排列成条纹状。通过将单位单元IOOu配置成条纹状，从而沟槽102t的侧面之中第I侧面102tl与第2侧面102t2所占的比例增大，因此获得特别高的效果。其中，单位单元IOOu也可以具有正方形的平面形状(方形单元)，还可以是多边形。图1(b)中，用虚线来表示沟槽102t的平面形状。沟槽102t具有在纵长方向上延伸的第1、第2侧面102tl、102t2、以及在与纵长方向垂直的方向上延伸的第3、第4侧面102t3、102t4。如图1(b)所示，在俯视的情况下沟槽102t具有长方形的形状，第1、第2侧面102tl、102t2构成长方形的长边，第3、第4侧面102t3、102t4构成长方形的短边。也可以使体区域103之中与第3侧面102t3相接的部分的第2导电型的杂质浓度及与第4侧面102t4相接的部分的第2导电型的杂质浓度相互不同。将半导体元件100的MISFET的阈值电压(正向电流的阈值电压)设为Vth15MISFET在Vgs≥Vth的情况下(晶体管动作ON模式)，经由沟道层106而导通漏电极110与源电极109之间(Vds > OV的情况下接通电流从漏电极110流向源电极109)，在Vgs < Vth的情况下作为晶体管而成为切断状态。晶体管的阈值电压Vth主要由体浓度调整区域103a及第2部分103b的掺杂物浓度、沟道层106的掺杂物浓度及厚度、栅极绝缘膜107的厚度来决定。
本实施方式的半导体元件100中，根据在沟槽102t的第I侧面102tl及第2侧面102t2生长的沟道层106的厚度来控制体浓度调整区域103a与第2部分103b的浓度。也就是说，由于按照对置的沟槽102t的第I侧面102tl与第2侧面102t2的Vth变得大致相同的方式来控制体浓度调整区域103a的掺杂物浓度，故可以抑制沟槽型MISFET的接通电阻的增加或摇摆特性的劣化。本实施方式中，采用剖面SEM等的评价手法预先对被设置于第I侧面102tl及第2侧面102t2的沟道层106及栅极绝缘膜107的厚度进行测量。而且，按照第I侧面102tl及第2侧面102t2阈值电压相等的方式来决定体浓度调整区域103a的掺杂物浓度。图1所示的半导体元件100中，形成于第I侧面102tl的沟道层106要比形成于第2侧面102t2的沟道层106更厚，形成于第I侧面102tl的栅极绝缘膜107要比形成于第2侧面102t2的栅极绝缘膜107更薄。由此，如果假设第I侧面102tl与第2侧面102t2中的p型掺杂物浓度相等，则第I侧面102tl的阈值电压要比第2侧面102t2的阈值电压低。图2表示对沟道层的厚度与阈值电压的相关关系进行计算之后的结果。将栅极绝缘膜(硅氧化膜)的厚度设为70nm、沟道层·的η型杂质浓度设为2X 1018cm_3、体区域的p型杂质浓度设为lX1019cm_3。如曲线图所示，沟道层的厚度为30nm时的阈值电压是6V。在沟道层的厚度自30nm偏离了 ±5%的情况下(沟道层的厚度在28. 5nm 31. 5nm的范围内偏离的情况下)、阈值电压取约7V 约5V的值。这样可知通过使沟道层的厚度偏离±5%，阈值电压会偏离±1V以上。S卩，在沟槽型MISFET中若对置的沟槽侧壁的沟道层的厚度相差±5%，则会成为阈值电压在对置的沟槽侧壁相差±1V以上的结果。本实施方式中，形成按照沟道层的厚度较大一方的沟槽侧面的P型掺杂物浓度升高的方式进行了调整的体浓度调整区域103a。由此，能够解决在对置的沟槽侧壁中阈值电压不同的课题。栅极绝缘膜的厚度也会对阈值电压造成影响。图3表示对栅极绝缘膜的厚度与阈值电压的相关关系进行计算后的结果。作为栅极绝缘膜采用的是硅氧化膜，将沟道层的η型杂质浓度设为2Χ 1018cm_3、沟道层的厚度设为30nm、体区域的p型杂质浓度设为I XlO1W0如曲线图所示，栅极绝缘膜的厚度为70nm时的阈值电压是6V。在栅极绝缘膜的厚度自70nm起偏离了 ±5%的情况下(沟道层的厚度在66. 5nm 73. 5nm的范围内偏离的情况下)，阈值电压取5. 6 6. 2V的值。这样可知由于栅极绝缘膜的厚度的±5%的偏离而使得阈值电压偏离±0. 3V左右。与沟道层的厚度的情况相比，栅极绝缘膜的厚度对阈值电压的影响较小。然而，即便在对置的沟槽侧壁面栅极绝缘膜的厚度不同的情况下，根据本实施方式的方法，通过形成体浓度调整区域103a，从而也能够解决在对置的沟槽侧壁阈值电压不同的课题。接着，参照图4 图8来详述本实施方式的半导体元件100的制造方法。首先，准备基板101。基板101例如是低电阻(电阻率0.02 Ω Cm)的η型4H_SiC (0001) Si面斜切割基板(offcut-substrate)。另外，作为基板101也可以采用SiC(000-1) C面斜切割基板。基板101的主面的法线矢量自(0001)面的法线矢量起向〈11-20〉方向倾斜，斜切角度设为4°。本实施方式中，斜切角度也可以不是4°。斜切角度例如为2°以上、10°以下。图4中，将朝向从右向左的方向作为〈11-20〉方向。接着，如图4(a)所示，在基板101之上使高电阻的漂移层102外延生长。作为漂移层102例如采用η型4H-SiC。漂移层102的掺杂物浓度及厚度例如分别为IX 1016cm_3、10微米。另外，在堆积漂移层102之前，也可以在基板101上堆积由低电阻的SiC构成的缓冲层。缓冲层的掺杂物浓度例如为I X IO18cnT3、厚度例如为I微米。接着，如图4(b)所示，例如将Al离子向漂移层102的上部离子注入。在此形成的离子注入区域即为之后成为体区域103的体注入区域103’。图4(b)中，单位单元IOOu全面地形成体注入区域103’。作为体注入区域103’的注入种，例如采用铝，将加速能量及剂量例如分别设为 500KeV 及 I X IO14CnT2、250KeV 及 5X 1013cnT2、IOOKeV 及 IXlO1W2^OKeV及5X IO12CnT2而进行注入。例如，在将用于缓和元件周边的电场集中的边缘构造形成为环状的情况下，在本工序中例如也可以预先形成由SiO2组成的掩模，在边缘部形成被图案化的体注入区域103’。由于Al的扩散系数较小，故Al的扩散引起的浓度分布变化几乎可忽略。再有，在将硼用作体区域的掺杂物的情况下，在事先掌握了活化率或扩散系数的基础上，也可以按照获得所期望的掺杂物浓度的分布的方式来选择离子注入的能量与剂量。接着，如图4 (C)所示形成掩模211，接下来采用掩模211并通过例如将铝离子注入到体注入区域103’中，从而形成体浓度调整注入区域103a’。体浓度调整注入区域103a’的P型掺杂物浓度变得高于第2部分103b’的P型掺杂物浓度。此时的注入能量及注入级数例如与体注入区域103’相同，剂量例如基于在沟槽102t的第I侧面102tl上生长的第I沟道区域106a的厚度和在第2侧面102t2上生长的第2沟道区域106b的厚度来决定。即，按照第I沟道区域106a及第2沟道区域106b的阈值电压大致相同的方式进行调整。例如，在第I沟道区域106a的厚度为lOOnm、第2沟道区域106b的厚度为95nm时，只要将剂量设为 4X 1014Cm_2、2X 1014Cm_2、4X 1013Cm_2、2X IO13cnT2 而进行注入即可。此时，按照在考虑到掩模错位的基础上在沟槽102t的第I侧面102tl配置体浓度调整注入区域103a’的方式来形成掩模211。具体是，在图4(c)所示的剖面中，使掩模211的端部Pl (距单位单元IOOu的端部较远一侧的端部)形成为自单位单元IOOu的端部BI仅离开距离dl。该距离dl比 自单位单元的端部BI，将沟槽宽度的一半(图6(a)所示的宽度Wt)、用于形成沟槽102t的掩模204中的开口的尺寸(宽度)与设计值的偏离量的一半、让用于形成沟槽102t的光掩模与晶片重合之际的位置偏离量(重合偏离量)、让用于形成体浓度调整区域103a的光掩模与晶片重合之际的位置偏离量(重合偏离量)相加而得到的值更大。通过这样设定掩模211的位置，从而即便产生掩模的对准偏差等误差，也一定能在沟槽的第I侧面102tl配置体浓度调整区域103a。在图4(c)所示的剖面中，将掩模211的端部Ps (靠近单位单元IOOu的端部一侧的端部)形成为自单位单元IOOu的端部Bs仅离开距离ds。该距离ds比从沟槽宽度的一半(图6(a)所示的宽度Wt)中减去用于形成沟槽102t的掩模204中的开口的尺寸(宽度)距设计值的偏离量一半、让用于形成沟槽102t的光掩模与晶片重合之际的位置偏离量(重合偏离量)、让用于形成体浓度调整区域103a的光掩模与晶片重合之际的位置偏离量(重合偏离量)而得到的值更小。由此，即便产生掩模的对准偏差等误差，也一定能在沟槽的第2侧面102t2上配置第2部分103b。接着，在除去了掩模211之后，形成掩模212，形成图5(a)所示出的源极注入区域104’。此处的杂质例如是为η型的氮。
离子注入后除去掩模212，接下来如图5(b)所示通过在形成了掩模213之后注入Al，从而形成接触注入区域105’。这些离子注入之后，通过除去掩模213并进行活化退火，从而如图5(c)所示形成体区域103、源极区域104、接触区域105。通过以与第2部分103b相同的注入能量来形成体浓度调整区域103a，从而也可以使这些部分的深度基本相同。例如将漂移层102的表面S作为基准时的这些深度约为500nm。按照体浓度调整区域103a的平均掺杂物浓度约为5X IO19CnT3的方式来决定离子注入分布(profile)。按照体区域的平均掺杂物浓度约为IXlO19cnT3的方式来决定离子注入分布。再有，源极区域的深度例如设为获得5X IO17CnT3的掺杂物浓度的深度。将接触区域105的表面S作为基准的深度例如为400nm、平均掺杂物浓度约为I X 102°cm_3。接触区域105的深度例如设为获得5 X IO17CnT3的掺杂物浓度的深度。 接着，如图6 (a)所示，形成掩模204，形成贯通源极区域104、体浓度调整区域103a并使漂移层102露出的沟槽102t。该沟槽102t是通过例如采用氟利昂与氧的混合气体对碳化硅进行干式蚀刻而形成的。沟槽102t的中心和相邻的单位单元IOOu的边界一致。沟槽102t的宽度例如为I μ m左右、深度例如为1.1 μ m左右。掩模204由相对于该干式蚀刻具有耐性的材料(例如铝)形成。在耐性不充分的情况下，只要形成足够厚的掩模204即可。设定为形成沟槽102t的掩模204的开口部的宽度比形成体浓度调整注入区域103a’的掩模211的开口部的宽度更大。通过这样进行设计，从而也可以仅在沟槽102t的第I侧面102tl、第2侧面102t2的任一方配置体浓度调整注入区域103a’。接着，除去掩模204并充分地 清洗之后，如图6(b)所示，在包括体浓度调整区域103a或体区域103、源极区域104及接触区域105在内的漂移层102的表面上，使沟道层106外延生长。沟道层106的生长，例如作为原料气体采用硅烷(SiH4)及丙烷(C3H8)、作为载气(carrier gas)采用氢气(H2)、作为掺杂物气体采用氮气，进行热CVD法。例如，沟道层106的掺杂物浓度设为IX 1017cnT3。沟槽102t的至少侧壁(第I侧面102tl及第2侧面102t2)被沟道层106覆盖。沟道层106的在沟槽102t的侧面的厚度可以事前借助剖面SEM对在与本半导体元件相同的沟槽构造中外延生长后的样本进行评价而掌握到。形成于沟槽102t侧面的沟道层106的左右的厚度之差根据外延生长的条件而有所不同。本实施方式(基板的主面自(0001)面起向〈11-20〉方向倾斜4° )中借助剖面SEM的评价可知形成于沟槽102t的第I侧面102tl的外延层106的厚度与形成于第2侧面102t2的沟道层106相比约厚5%。然后，根据需要对沟道层106的规定部位进行了干式蚀刻之后，例如借助热氧化在沟道层106的表面上形成图6(b)所示的栅极绝缘膜107。此时，在沟槽102t的第I侧面102tl及第2侧面102t2中，栅极绝缘膜107的厚度是不同的，栅极绝缘膜107的厚度之差根据沟槽102t中的第I侧面102tl及第2侧面102t2的结晶面而有所不同。如本实施方式那样在斜切方向朝向右方(〈11-20〉方向)的情况下，通过预先进行的剖面SEM的评价可知在比沟槽102t的左侧(第2侧面102t2)更靠右侧(第I侧面102tl)的部分栅极绝缘膜107的厚度小。之后，在栅极绝缘膜107的表面上堆积例如掺杂了磷的多晶体硅膜。多晶体硅膜的厚度例如为500nm左右。由此，用多晶体硅膜充满沟槽102t的内部。
接着，如图6(c)所示，采用掩模(未图示)对多晶体硅膜进行干式蚀刻，由此在所期望的区域内形成栅电极108。接下来，如图7(a)所示，按照覆盖栅电极108的表面和未被栅电极108覆盖的栅极绝缘膜107的方式，借助CVD法堆积例如由Si02形成的层间绝缘膜111。层间绝缘膜111的厚度例如为1. 5μηι。接着，如图7(b)所示，采用掩模(未图示)借助干式蚀刻，按照露出接触区域105的表面上与源极区域104的一部分的表面上的方式除去层间绝缘膜111及栅极绝缘膜107与外延层106的一部分，由此形成开口部(通孔)111c。之后，如图7(c)所示，在层间绝缘膜111上形成例如厚度50nm左右的镍膜109’。然后，在惰性气体环境内例如通过950°C、5分钟的热处理使镍与碳化硅表面反应，由此形成由镍硅化物构成的源电极109。然后，通过除去层间绝缘膜111上的镍膜109’，从而获得图8(a)中示出的构成。然后，如图8(b)所示出，例如也使镍全面地堆积在基板101的背面上，同样地通过热处理使镍与碳化硅反应，从而形成漏电极110。接下来，在层间绝缘膜111及开口部11 Ic之上堆积厚度4 μ m左右的铝，通过蚀刻成所期望的图案，从而获得图1(a)所示的源极布线(上部布线电极)112。另外，虽然并未图示，但在芯片端与栅电极接触的栅极布线(或者栅极焊盘)也形成于其他区域。进而，作为贴片(die bond)用的背面布线电极113，在漏电极110的背面堆积例如Ti/Ni/Ag(Ti侧与漏电极110相接。)。这样一来，获得图1中示出的半导体元件100。(实施方式2)图9是表示本发明实施方式2的半导体元件300的剖面示意图。图9中示出半导体元件300中的相邻2个单位单元 300u。图9所示的半导体元件300在体区域303内具备第I体浓度调整区域303a、第2体浓度调整区域303c、以及除此以外的部分303b。第I体浓度调整区域303a露出于沟槽302t中的第I侧面302tl，第2体浓度调整区域303c露出于第2侧面302t2。第I体浓度调整区域303a中的杂质的平均浓度例如为1. 2 X IO1W30第2体浓度调整区域303c中的杂质平均浓度例如为lX1018cnT3。体区域303之中第1、第2体浓度调整区域303a、303c以外的部分303b中的杂质平均浓度例如为8X 1017cm_3。除此以外的方面都和第I实施方式的半导体元件100是同样的。根据本实施方式，根据沟道层306或栅极绝缘膜307的厚度，可以调整沟槽302t中的第I侧面302tl及第2侧面302t3双方的p型掺杂物浓度。因此，可以更精密地进行阈值电压的调整。采用图10 图14，对本实施方式的半导体元件的制造方法进行说明。首先，准备基板301。基板301例如是低电阻(电阻率0.02 Ω cm)的η型4H_SiC (0001) Si面斜切割基板。另外，作为基板101，也可以采用SiC(OOO-1)C面斜切割基板。基板101的主面的法线矢量自(0001)面的法线矢量起向〈11-20〉方向倾斜，斜切角度设为4°。在图10中，将朝向从右向左的方向设为〈11-20〉方向。接着，如图10(a)所示，在基板301之上使高电阻的漂移层302外延生长。作为漂移层302，例如采用η型4H-SiC。漂移层302的掺杂物浓度及厚度例如分别为I X IO1W3,10微米。另外，在堆积漂移层302之前，也可以在基板301上堆积低电阻的缓冲层。掺杂物浓度例如设为I X IO18Cm'厚度例如设为I微米。接着，如图10(b)所示，例如将Al离子离子注入到漂移层302的上部。在此形成的离子注入区域是之后成为体区域303的体注入区域303’。图10(b)中，单位单元300u全面地形成体注入区域303’。作为体注入区域303’的注入种例如采用铝，将加速能量及剂量例如各自设为 500KeV 及 I X IO14CnT2、250KeV 及 5X 1013cnT2、IOOKeV 及 IXlO1W2^OKeV及5X IO12CnT2而进行注入。例如，在将用于缓和元件周边的电场集中的边缘构造形成为环状的情况下，在本工序中也可以例如预先形成由SiO2组成的掩模，在边缘部形成已被图案化的体注入区域303’。由于Al的扩散系数较小，故Al的扩散引起的浓度分布的变化几乎可忽略。另外，在将硼用作体区域的掺杂物的情况下，在事先掌握了活化率或扩散系数的基础上，也可以按照获得所期望的掺杂物浓度的分布的方式来选择离子注入的能量与剂量。接着，如图10(c)所示形成掩模410，接下来采用掩模410，通过例如将铝离子注入到体注入区域303’中，从而形成第I体浓度调整注入区域303a’。第I体浓度调整注入区域303a’的P型掺杂物浓度要比体注入区域303’之中第I体浓度调整注入区域303a’以外的部分303b’的P型掺杂物浓度更高。此时的注入能量及注入级数例如设为与体区域303’相同，剂量例如基于在沟槽302t的第I侧面302tl上生长的第I沟道区域306a的厚度和在第2侧面302t2上生长的第2沟道区域306b的厚度来决定。即，按照第I沟道区域306a及第2沟道区域306b的阈值电压大致相同的方式进行调整。例如，在第I沟道区域306a的厚度为lOOnm、第2沟道区域306b的厚度为95nm时，只要将剂量设为4X 1014cm_2、2X 1014cm 2、4X 1013cm 2、2X 1013cm 2 进行注入即可。接着，如图10(d)所示，形成覆盖体注入区域303’之中第I体浓度调整注入区域303a’以外的部分303b’和体浓度调整注入区域303a’的一部分的掩模401。采用掩模401，例如通过向第I体浓度调整注 入区域303a’的一部分离子注入氮，从而形成第2体浓度调整注入区域303c’。第2体浓度调整注入区域303c’的p型掺杂物浓度要比第I体浓度调整注入区域303a’的P型掺杂物浓度更低。此时的注入能量及注入级数例如设为与体区域303’相同，剂量例如基于在沟槽302t的第I侧面302tl上生长的第I沟道区域306a的厚度和在第2侧面302t2上生长的第2沟道区域306b的厚度来决定。即，按照第I沟道区域306a及第2沟道区域306b的阈值电压大致相同的方式进行调整。例如，在第I沟道区域306a的厚度为lOOnm、第2沟道区域306b的厚度为95nm时，只要将剂量设为4X 1014cm_2、2X 1014cm 2、4X 1013cm 2、2X 1013cm 2 进行注入即可。在图10(c)、(d)所示的工序中，按照在沟槽302t的第I侧面302tl及第2侧面302t2之中的任一方配置第I体浓度调整注入区域303a’、而在另一方配置第2体浓度调整注入区域303c’的方式来形成掩模410、401。此时，考虑曝光用掩模的重合的偏差等，来决定掩模410、401的位置。接着，在除去了掩模401之后，形成掩模402，并形成图11(a)所示出的源极注入区域304’。在此的杂质例如为η型的氮。离子注入后，除去掩模402，接下来如图11 (b)所示，通过在形成了掩模403之后注入Al而形成接触注入区域305’。
这些离子注入之后，通过除去掩模403并进行活化退火，从而如图11(c)所示，形成体区域303、源极区域304、接触区域305。通过以与体区域303之中第1、第2体浓度调整区域303a、303c以外的部分303b相同的注入能量形成第1、第2体浓度调整区域303a、303c，从而可以使这些区域的深度基本相同。例如，将漂移层302的表面S作为基准时的这些深度约为500nm。按照第I体浓度调整区域303a的平均的掺杂物浓度约为5X IO19CnT3的方式决定离子注入分布。按照第2体浓度调整区域303c的平均的掺杂物浓度约为I X IO19CnT3的方式来决定离子注入分布。按照体区域的平均的掺杂物浓度约为I X IO19CnT3的方式来决定离子注入分布。再有，源极区域的深度例如设为获得5X IO17cnT3的掺杂物浓度的深度。将接触区域305的表面S作为基准的深度例如为400nm、平均的掺杂物浓度约为I X 102°cm_3。接触区域305的深度例如设为获得5 X IO17CnT3的掺杂物浓度的深度。接着，如图12(a)所示，形成掩模404，以形成贯通源极区域304、第1、第2体浓度调整区域303a、303c并使漂移层302露出的沟槽302t。该沟槽302t是通过采用例如氟利昂与氧的混合气体对碳化硅进行干式蚀刻而形成的。沟槽302t的宽度例如为I μ m左右、深度例如为1.1 μ m左右。掩模404由相对于该干式蚀刻而言具有耐性的材料(例如铝)来形成。在耐性不充分的情况下，只要形成足够厚的掩模404即可。接着，除去掩模404并充分地清洗之后，如图12(b)所示，在包括第1、第2体浓度调整区域303a、303c、源极区域304及接触区域305在内的漂移层302的整个表面上，采用碳化硅而使沟道层(外延层)306生长。由此用沟道层306覆盖沟槽302t的至少侧壁(第I侧面302tl及第2侧面302t2)。 事前借助剖面SEM对在与本半导体元件相同的沟槽构造进行了外延生长的样本进行评价而能预先掌握沟道层306的在沟槽302t的侧面的厚度。形成于沟槽302t的侧面的沟道层306的左右厚度之差根据外延生长的条件而有所不同。本实施方式(基板的主面自(0001)面起向〈11-20〉方向倾斜4° )中，通过剖面SEM的评价可知形成于沟槽302t的第I侧面302tl的沟道层306的厚度要比形成于第2侧面302t2的沟道层306厚约5%。然后，根据需要对沟道层306的规定部位进行干式蚀刻之后，例如借助热氧化在沟道层306的表面形成图12(b)所示的栅极绝缘膜307。此时，在沟槽302t的第I侧面302tl及第2侧面302t2，栅极绝缘膜307的厚度是不同的，栅极绝缘膜307的厚度之差根据沟槽302t中的第I侧面302tl及第2侧面302t2的结晶面而有所不同。在如本实施方式那样斜切方向朝向右方(〈11-20〉方向)的情况下，通过预先进行的剖面SEM的评价可知栅极绝缘膜307的厚度在比沟槽302t的左侧(第2侧面302t2)更靠右侧(第I侧面302tl)的地方较小。之后，在栅极绝缘膜307的表面上堆积例如掺杂了磷的多晶体硅膜。多晶体硅膜的厚度例如为500nm左右。由此，用多晶体硅膜充满形成于漂移层302的沟槽302t的内部。接着，如图12(c)所示，通过采用掩模(未图示)对多晶体硅膜进行干式蚀刻，从而在所期望的区域内形成栅电极308。接下来，如图13(a)所示，按照覆盖栅电极308的表面和未被栅电极308覆盖的栅极绝缘膜307的方式，借助CVD法堆积例如由Si02形成的层间绝缘膜311。层间绝缘膜311的厚度例如为1. 5μηι。
接着，如图13(b)所示，采用掩模(未图示)，借助干式蚀刻按照露出接触区域305的表面上和源极区域304的一部分的表面上的方式，除去层间绝缘膜311及栅极绝缘膜307与沟道层306的一部分，由此可形成通孔(开口部)311c。之后，如图13(c)所示，在层间绝缘膜311上形成例如厚度50nm左右的镍膜309’。然后，在惰性气体环境下例如借助950°C、5分钟的热处理使镍与碳化硅表面发生反应，由此形成由镍硅化物构成的源电极309，通过除去层间绝缘膜311上的镍膜309’，从而获得图14(a)中示出的构成。然后，如图14(b)所示出的，例如使镍也全面地堆积在基板301的背面上，同样地通过热处理使其与碳化硅发生反应来形成漏电极310。接下来，在层间绝缘膜311及通孔311c之上堆积厚度4 μ m左右的铝，通过蚀刻成所期望的图案而获得图9所示的源极布线(上部布线电极)312。另外，虽然并未图示，但在芯片端与栅电极进行接触的栅极布线(或者栅极焊盘)也形成于其他区域。进而，在漏电极310的背面上，作为贴片用的背面布线电极313，例如堆积Ti/Ni/Ag(Ti侧与漏电极310相接。)。这样一来，获得图9中示出的半导体元件300。在假定为图18所示的以往的沟槽型MISFET中的单位单元的芯片的尺寸和图1、图9所示的半导体元件100、300相同的情况下，在第1、第2实施方式的半导体元件100、300中，认为与图18所示的半导体元件相比较，接通电阻低。再有，在第1、第2实施方式的半导体元件100、300中，与图18所示的半导体元件相比较，可预测到用将漏极电流提高I位数所需的栅极电压来定义的摇摆特性有所提高。认为其理由如下。在第1、第2实施方式的半导体元件100、300中，根据在沟槽中对置的侧面生长的沟道层的厚度，改变与该沟道层相接的体区域的P型掺杂物浓度，因此沟槽中对置的侧面的阈值电压是大致相同的。

与此相对，在图18所示的半导体元件中，在沟槽中对置的侧面形成的沟道层的厚度不同，而与每个沟道层相接的体区域的浓度是相同的。由此，沟槽中对置的侧面的阈值电压不同。因而，在图18的MISFET中，由于发生了一个沟槽侧壁的沟道层中流过接通电流而在另一方的沟槽侧壁并未有接通电流流过的状况，故产生接通电阻的增大及摇摆特性的劣化。在此，在沟槽中对置的侧面的阈值电压之差大的情况下，获得以下电特性若栅极/源极电压Vgs达到某个值，则源极/漏极电流Ids暂时饱和，若进一步使栅极/源极电压Vgs增加，则源极/漏极电流Ids会再次增加。该情况下，如上所述接通电阻增大、摇摆特性劣化。另一方面，在第1、第2实施方式的半导体元件100、300中，这种特性并未出现，获得相对于栅极/源极电压Vgs的增加而言源极/漏极电流Ids持续增加的特性。而且，为了获得这种良好的特性，沟槽中对置的侧面阈值电压之差也可以为O.1V以下。如果阈值电压之差为O.1V以下，则可充分地抑制接通电阻的增加或摇摆特性的劣化。另外，在第I实施方式中，虽然利用P型掺杂物的离子注入来形成体浓度调整区域103a，但通过将η型掺杂物离子注入也能形成对体区域的浓度进行了补偿的体浓度调整区域。在图15中示出该半导体元件构造。该半导体元件200是利用η型掺杂物的离子注入来形成体浓度调整区域201的。体浓度调整区域201被设置在沟槽102t的第2侧面102t2侦U。这样，通过向体区域203注入η型掺杂物就可以补偿载流子浓度，能够使体浓度调整区域201的p型浓度比第2部分103b更小。为此，在第I侧面102tl侧的沟道层106的厚度大、栅极绝缘膜107的厚度小的情况下，通过在体区域203之中第2侧面102t2侧形成体浓度调整区域201，从而可以使阈值电压恒定。图15所示的半导体元件200除了将η型掺杂物注入到体浓度调整区域201这一点以外，具有与图1所示的半导体元件100同样的构成。图15所示的半导体元件中，首先向体注入区域(通过热处理而成为体区域203的区域)中注入了 P型杂质之后，为了形成体浓度调整区域201而注入η型杂质。体浓度调整区域201用的η型杂质的剂量(浓度)要比体区域203用的P型杂质的剂量更少。由此，体浓度调整区域201成为P型载流子浓度比第2部分103b更低的P型区域。另外，图9所示的半导体元件300中，也可以向第2体浓度调整区域303b注入η型掺杂物。图16是表示本发明的其他实施方式的半导体元件400的剖视图。图16所示的半导体元件400中，体浓度调整区域103d形成得比第2部分103b更浅。这样，体浓度调整区域103d也可以仅设置在体区域103的一部分的深度。图16所示的半导体元件400的制造工序中，使得用于形成体浓度调整区域103d的离子注入的注入能量比形成体区域103之际的离子注入的注入能量更小。由此，可以使体浓度调整区域103d的深度比第2部分103b的深度更小。以上的实施方式中，源极区域、源电极、及漏电极各自相当于本发明中的第I导电型的杂质区域、第I电极、及第2电极。再有，以上的实施方式中，对半导体元件是具备沟道层的蓄积型MISFET的例子进行了说明，但并未限定于此。半导体元件也可以是不具备沟道层(外延层)的反转型MISFET0不具有沟道层的情况下的半导体元件的构成如图17所示。图17所示的半导体元件500中，根据提供给栅电极108的电压，使体区域103之中隔着栅极绝缘膜107而位于栅电极108的相反侧的区域的导电型局部反转，从而可以形成沟道(反转沟道构造)。即便在反转沟道构造中，栅极绝缘膜107的厚度也会对沟槽102t的第I侧面102tl及第2侧面102t2的阈值电压造成影响。因此，通过调整第I侧面102tl及第2侧面102t2中的体区域的杂质浓度，从而可 以使阈值电压相等。还有，在上述实施方式中，虽然对沟道层的厚度在对置的沟槽侧壁处存在差异的情况进行了说明，但并未限定于此。即便在沟道层的浓度在对置的沟槽侧壁处存在差异的情况下，通过借助P型掺杂物的离子注入或者η型掺杂物的离子注入来形成体浓度调整区域，从而也能够使沟槽内对置的侧面的阈值电压大致相同。另外，虽然作为上述实施方式而示出了沟槽的侧壁面的面方位与〈11-20〉大致一致的情况，但并未限定该面方位。此外，虽然作为上述实施方式而示出了碳化硅半导体元件是沟槽型MISFET的情况，但并未限定于此。本发明的碳化硅半导体元件也可以是沟槽型构造的绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor :1GBT)、结型场效应晶体管(JunctionField-EffectTransistor JFET)等。例如，可以通过将基板和在其之上形成的半导体层设为相互不同的导电型来形成IGBT0在为IGBT的情况下，以上所说明过的源电极、漏电极、源极区域按照顺序各自被称为发射极电极、集电极电极、发射极区域。因此，对于以上所说明过的碳化硅半导体元件而言，如果将漂移区域、及发射极区域的导电型设为η型，将基板及体区域的导电型设为P型，则可以获得η型的IGBT。此时，也可以在P型基板与η型漂移层之间配置η型的缓冲层。再有，如果将漂移区域、及发射极区域的导电型设为P型，将基板及体区域的导电型设为η型，则可以获得P型的IGBT。此时，也可以在η型基板与P型漂移层之间配置P型的缓冲层。再有，作为上述实施方式虽然对碳化硅是4H_SiC的情况进行了说明，但本发明的碳化硅也可以是其他多种类型(6!1^(、3(-51(、151 ^(等)。还有，作为面方位对从(0001)面斜切而得到的主面进行了说明，但也可以替换为其他面((11-20)面或(1-100)面、(000-1)面)及它们的斜切面。进而，也可以具有基板由Si构成、漂移层由碳化硅(例如、3C-SiC)构成的异质结。-工业实用性-本发明一形态涉及的SiC半导体装置可以利用于要求低损耗的功率元件。-符号说明-100、200、1000 半导体元件100u、1000u 单位单元101、1010基板(碳化娃半导体基板)102、1020漂移层(第I碳化硅半导体层)103a,201体浓度调整区域103b 第 2 部分 103、1030 体区域104、1040 源极区域105、1050体接触区域(接触区域)106、1060沟道层(外延层)106c 沟道部107、1070栅极绝缘膜108、1080 栅电极109、1090 源电极110、1100 漏电极211、212、213 掩模111、1110层间绝缘膜112、1120上部布线电极113、1130背面布线电极(下部布线电极)1020t 沟槽
权利要求
1.一种碳化娃半导体兀件，其具备 第I导电型的半导体基板； 位于所述半导体基板的主面上的第I导电型的漂移层； 位于所述漂移层上的第2导电型的体区域； 位于所述体区域上的第I导电型的杂质区域； 贯通所述体区域及所述杂质区域并抵达所述漂移层的沟槽； 被配置在所述沟槽的表面上的栅极绝缘膜； 被配置在所述栅极绝缘膜上的栅电极； 与所述杂质区域相接的第I电极；以及 被配置于所述半导体基板的背面的第2电极， 所述沟槽的表面包括第I侧面以及与所述第I侧面对置的第2侧面， 所述体区域之中位于所述第I侧面的部分的至少一部分的第2导电型的掺杂物浓度比所述体区域之中位于所述第2侧面的部分的第2导电型的掺杂物浓度更大。
2.根据权利要求1所述的碳化硅半导体元件，其中， 具有比所述体区域中的第2导电型的掺杂物浓度更高的第2导电型的掺杂物浓度的体浓度调整区域被设置在所述体区域之中位于所述第I侧面的部分的至少一部分的深度内。
3.根据权利要求1所述的碳化硅半导体元件，其中， 具有比所述体区域中的第2导电型的掺杂物浓度更低的第2导电型的掺杂物浓度的体浓度调整区域被设置在所述体区域之中位于所述第2侧面的部分的至少一部分的深度内。
4.根据权利要求1 3中任一项所述的碳化硅半导体元件，其中， 还具备被设置在所述沟槽中的所述第I侧面及所述第2侧面上与所述栅极绝缘膜之间的第I导电型的沟道层。
5.根据权利要求4所述的碳化硅半导体元件，其中， 所述沟道层之中与露出于所述第I侧面的所述体区域相接的部分的厚度比所述沟道层之中与露出于所述第2侧面的所述体区域相接的部分的厚度更大。
6.根据权利要求1 5中任一项所述的碳化娃半导体兀件,其中， 所述栅极绝缘膜之中被设置在露出于所述第I侧面的所述体区域之上的部分的厚度比所述栅极绝缘膜之中被设置在露出于所述第2侧面的所述体区域之上的部分的厚度更大。
7.根据权利要求1 6中任一项所述的碳化硅半导体元件，其中， 所述半导体基板是将自(OOOl)Si面或者(OOO-1)C面起倾斜了 2°以上、10°以下的面作为主面的4H-SiC基板。
8.根据权利要求1 7中任一项所述的碳化硅半导体元件，其中， 所述第I侧面及所述第2侧面被设置为与所述半导体基板的主面自(0001) Si面或者(OOO-1)C面起倾斜的方向大致垂直。
9.根据权利要求1 7中任一项所述的碳化硅半导体元件，其中， 所述半导体基板的主面自(OOOl)Si面或者(OOO-1)C面起向〈11-20〉方向倾斜， 所述第I侧面及所述第2侧面被设置为与〈11-20〉方向大致垂直。
10.根据权利要求4所述的碳化硅半导体元件，其中，所述第I导电型的沟道层是通过外延生长而形成的。
11.根据权利要求1 10中任一项所述的碳化硅半导体元件， 所述对置的沟槽侧壁的阈值电压之差为O.1V以下。
12.根据权利要求1 11中任一项所述的碳化硅半导体元件，其中， 从与所述半导体基板的主面垂直的方向俯视的情况下，所述沟槽具有长方形的形状， 所述第1、第2侧面构成所述长方形的长边。
13.一种碳化硅半导体元件的制造方法，其包括 准备主面上配置有第I导电型的漂移层的半导体基板的工序(a)； 按照位于所述漂移层上的方式来形成第2导电型的体区域的工序(b)； 在所述漂移层内形成第2导电型的掺杂物浓度不同于所述体区域的第2导电型的体浓度调整区域的工序(c)； 按照位于所述体区域上的方式形成第I导电型的杂质区域的工序(d)； 对所述半导体基板进行活化退火处理的工序(e)； 通过进行蚀刻来形成贯通所述体区域及所述杂质区域的沟槽的工序(f); 在所述沟槽的表面形成栅极绝缘膜的工序(g); 形成与所述栅极绝缘膜相接的栅电极的工序(h)； 在与所述杂质区域相接的位置上形成第I电极的工序(i);以及 在与所述半导体基板的主面对置的面上形成第2电极的工序(j)， 在所述工序(f)中，形成表面具有第I侧面及与所述第I侧面对置的第2侧面的沟槽，使所述体浓度调整区域露出于所述第I侧面。
14.根据权利要求13所述的碳化硅半导体元件的制造方法，其中， 所述工序(c)中，通过对所述体区域进行第2导电型的离子注入而形成所述第2导电型的所述体浓度调整区域。
15.根据权利要求13所述的碳化硅半导体元件的制造方法，其中， 所述工序(c)中，通过对所述体区域进行第I导电型的离子注入而形成所述第2导电型的所述体浓度调整区域。
全文摘要
本发明提供一种碳化硅半导体元件，其具备位于第1导电型的漂移层上的第2导电型的体区域；位于体区域上的第1导电型的杂质区域；贯通体区域及杂质区域并抵达漂移层的沟槽；配置于沟槽的表面上的栅极绝缘膜；以及配置于栅极绝缘膜上的栅电极，沟槽的表面包括第1侧面、及与第1侧面对置的第2侧面，体区域之中位于第1侧面的部分的至少一部分的第2导电型的掺杂物浓度要比体区域之中位于第2侧面的部分的第2导电型的掺杂物浓度更大。
文档编号H01L21/336GK103069571SQ20128000238
公开日2013年4月24日 申请日期2012年6月25日 优先权日2011年6月27日
发明者高桥邦方, 庭山雅彦, 内田正雄, 工藤千秋 申请人:松下电器产业株式会社