3d垂直nand以及通过前侧工艺和后侧工艺制造其的方法
【专利摘要】单片式三维NAND串及制造方法。该方法包括前侧工艺和后侧工艺两者。利用所述前侧工艺和后侧工艺的组合，NAND串可以被形成为在NAND串中的浮置栅极之间包括空气间隙。NAND串可以被形成有单个垂直沟道。备选地，NAND串可以具有U形，其具有与水平沟道连接的两个垂直沟道。
【专利说明】3D垂直NAND以及通过前侧工艺和后侧工艺制造其的方法
[0001]相关申请
[0002]本申请要求于2011年4月11日提交的美国申请序列号13/083，775的优先权的权益，其整体通过引用合并在此。
【技术领域】
[0003]本发明涉及半导体器件领域，具体地涉及三维垂直NAND串和其他三维器件以及其制造方法。
【背景技术】
[0004]三维垂直NAND串被公开在T.Endoh等人的题为“Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell (具有叠层-环栅极晶体管的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中。然而，该NAND串每单元仅提供一位。此外,NAND串的有源区(active region)通过相对困难并耗时的工艺形成，包括重复形成侧壁间隔体和蚀刻基板的一部分，这导致大致圆锥形的有源区形状。
【发明内容】
[0005]一种实施方式涉及单片式三维NAND串的制造方法。该方法包括在基板上方形成第一材料和第二材料的交替层的叠层，其中第一材料包括导电控制栅极材料或者半导体控制栅极材料，第二材料包括第一牺牲材料。该方法还包括蚀刻该叠层以在该叠层中形成后侧开口、在后侧开口中沉积第二牺牲材料、蚀刻该叠层以在该叠层中形成前侧开口以及通过该前侧开口选择性地去除第二材料以形成第一凹陷。该方法还包括:在第一凹陷中形成第一阻挡电介质以部分地填充第一凹陷；在第一阻挡电介质上方形成多个间隔开的虚设层分段(segments)，该虚设层分段在第一凹陷的剩余未填充部分中彼此分离；在前侧开口中，在第一阻挡电介质上方形成电荷储存材料层；以及在前侧开口中，在电荷储存材料层上方形成隧道电介质层。该方法还包括:在前侧开口中的隧道电介质层上方形成半导体沟道层；从后侧开口选择性地去除第二牺牲层；通过后侧开口选择性地去除多个虚设层分段以在后侧开口中暴露第一凹陷；通过后侧开口和第一凹陷选择性地去除电荷储存材料层的多个部分以形成多个间隔开的电荷储存分段；以及通过后侧开口在第一凹陷中和在间隔开的电荷储存分段之间形成第二阻挡电介质。
[0006]另一实施方式涉及单片式三维NAND串。NAND串包括半导体沟道，该半导体沟道的至少一个端部基本上垂直于基板的主表面延伸。该NAND串还包括多个控制栅极电极，该控制栅极电极具有基本上平行于基板的主表面延伸的条形。多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极，该第二器件级位于基板的主表面上方并在第一器件级下方。该NAND串还包括阻挡电介质，该阻挡电介质包括多个第一阻挡电介质分段。多个第一阻挡电介质分段的每个被置于接触多个控制栅极电极中的相应一个控制栅极电极。NAND串还包括多个间隔开的电荷储存分段。多个间隔开的电荷储存分段至少包括位于第一器件级中的第一间隔电荷储存分段和位于第二器件级中的第二间隔电荷储存分段。此外，第一间隔电荷储存分段与第二间隔电荷储存分段通过空气间隙分离。NAND串还包括位于多个间隔开的电荷储存分段的每一个与半导体沟道之间的隧道电介质。
【专利附图】
【附图说明】
[0007]图1是具有实心棒形沟道的NAND串的一实施方式的侧视截面图。
[0008]图2是具有空心圆筒形沟道的NAND串的一实施方式的侧视截面图。
[0009]图3是具有U形实心沟道的NAND串的一实施方式的侧视截面图。
[0010]图4是具有U形空心圆筒沟道的NAND串的一实施方式的侧视截面图。
[0011]图5-12是示出一半NAND串(直至虚线)的侧视截面图，其示出根据本发明的第一实施方式制造NAND串的方法的步骤。
[0012]图13是图12的器件的俯视图。
[0013]图14A-14C和15_16示出制造具有U形沟道的NAND串的方法的步骤。图14A是侧视截面图。图14B是沿图14A所示的侧视截面图中的线X-X’的俯视截面图，图14C是沿图14A所示的侧视截面图中的线Z-Z’的俯视截面图，而图14A是沿图14B和14C所示的俯视截面图中的线Y-Y’的侧视截面图。
【具体实施方式】
[0014]实施方式包括单片式三维NAND串和制造三维NAND串的方法。该方法包括前侧工艺和后侧工艺两者，这将在下面说明。利用前侧工艺和后侧工艺的组合，NAND串可以被形成为在NAND串中的浮置栅极之间包括空气间隙。在一实施方式中，NAND串可以被形成有单个垂直沟道。一方面，垂直沟道具有实心的棒形(rod shape),如图1所示。在这点上,整个沟道包括半导体材料。另一方面，垂直沟道具有空心圆筒形状，如图2所示。在这点上，垂直沟道包括由半导体沟道壳围绕的非半导体核心。该核心可以是未填充的，或被填充有诸如硅氧化物或硅氮化物的绝缘材料。备选地，NAND串可以具有U形(亦称“管(pipe)”形)，其中两个垂直沟道翼部与连接该两个翼部的水平沟道相连接。在一个方面中，U形或管形的沟道可以是实心的，如同图3所示的实心棒形垂直沟道NAND—样。在另一方面中，U形或管形的沟道可以是空心圆筒形，如同图4所示的空心圆筒管形垂直沟道NAND —样。U形管沟道可以是填充的或未填充的。用于制造单个垂直沟道和U形沟道NAND串两者的单独的前侧工艺和后侧工艺在共同未决的美国专利申请序列号N0.12/827, 947中教导，其整体通过引用合并在此用于教导单独的前侧工艺和后侧工艺。
[0015]在一些实施方式中，单片式三维NAND串180包括具有基本上垂直于基板100的主表面IOOa延伸的至少一个端部的半导体沟道1，如图1-4所示。例如，半导体沟道I可以具有柱形，整个柱形半导体沟道基本上垂直于基板100的主表面延伸，如图1和2所示。在这些实施方式中，器件的源极/漏极电极可以包括在半导体沟道I之下提供的下电极(lowerelectrode) 102和在半导体沟道I上方形成的上电极(upper electrode) 202,如图1A和2A所示。备选地，半导体沟道I可以具有U形，如图3和4所示。U形半导体沟道的两个翼部Ia和Ib可以基本上垂直于基板100的主表面IOOa延伸，U形半导体沟道I的连接部Ic连接两个翼部la，Ib基本上垂直于基板100的主表面IOOa延伸。在这些实施方式中，源极电极或漏极电极之一 202:从上方接触半导体沟道I的第一翼部，源极电极或漏极电极的另一个20?从上方接触半导体沟道I的第二翼部。可选的体接触电极(未示出)可以被设置在基板100中以将体接触从下方提供到半导体沟道I的连接部。NAND串的选择晶体管或存取晶体管(access transistor)16在图3和4中示出。这些晶体管和它们的操作在美国专利申请序列号N0.12/827, 947中描述，其通过引用而合并，用于教导选择晶体管。
[0016]在一些实施方式中，半导体沟道I可以是实心的半导体棒，诸如圆柱或棒，如图1和3所示。在一些其他实施方式中，半导体沟道I可以是中空的，例如填充有绝缘填充材料2的中空半导体圆筒，如图2和4所示。
[0017]基板100可以是现有技术中已知的任何半导体基板、诸如单晶硅、诸如硅锗或硅锗碳的IV-1V族化合物、II1-V族化合物、I1-VI族化合物、在这种基板上方的外延层、或任何其他半导电或非半导电材料，诸如娃氧化物(silicon oxide)、玻璃、塑料、金属或陶瓷基板。基板100可以包括制造在其上的集成电路，诸如用于存储器器件的驱动电路。
[0018]任何适当的半导体材料可以用于半导体沟道1，例如硅、锗、硅锗、锑化铟或其他化合物半导体材料，诸如II1-V或I1-VI半导体材料。半导体材料可以是非晶、多晶或单晶。半导体沟道材料可以通过任何适当的沉积方法形成。例如，在一个实施方式中，半导体沟道材料通过低压化学气相沉积(LPCVD)来沉积。在一些其他的实施方式中，半导体沟道材料可以是通过使最初沉积的非晶半导体材料再结晶而形成的再结晶多晶半导体材料。
[0019]绝缘填充材料2可以包括任何电绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、或其他高k绝缘材料。
[0020]单片式三维NAND串还包括多个控制栅极电极3，如图1_4所示。控制栅极电极3可以包括具有基本上平行于基板100的主表面`IOOa延伸的条形的部分。多个控制栅极电极3至少包括位于第一器件级(例如，器件级A)的第一控制栅极电极3a和位于第二器件级(例如器件级B)的第二控制栅极电极3b，第二器件级位于基板100的主表面IOOa上方并在器件级A之下。控制栅极材料可以包括现有技术中已知的任何一种或多种适当的导电控制栅极材料或半导体控制栅极材料，诸如掺杂多晶硅、钨、铜、铝、钽、钛、钴、钛氮化物或其合金。例如，在一些实施方式中，优选多晶硅以允许容易的工艺。
[0021]阻挡电介质7位于邻近控制栅极3并可以被(多个)控制栅极3围绕。阻挡电介质7可以包括位于为与多个控制栅极电极3中的相应一个控制栅极电极接触的多个阻挡电介质分段，例如，位于器件级A的第一电介质分段7a和位于器件级B的第二电介质分段7b分别接触控制电极3a和3b，如图1-4所示。在一些实施方式中，多个阻挡电介质分段7的每个的至少一部分具有夹钳(clam)形状。
[0022]在此使用的“夹钳”形状是类似于英语字母“C”的侧视截面形状。夹钳形状具有基本上平行于彼此和平行于基板100的主表面IOOa延伸的两个分段。两个分段通过第三分段彼此连接，该第三分段基本上垂直于前面两个分段和表面IOOa延伸。三个分段的每个可以具有直的形状(例如，矩形侧视截面图)或稍微弯曲的形状(例如，通过下垫面地形(underlying topography)的曲率上升和下降)。术语“基本上平行”包括精确地平行分段以及从该精确平行配置偏离20度或更小的分段。术语“基本上垂直”包括精确地垂直分段以及从该精确垂直配置偏离20度或更小的分段。夹钳形状优地选包含由该三个分段界定且具有开放的第四侧的开口。开口可以被另一材料或层填充。
[0023]单片式三维NAND串还包括位于沟道I与阻挡电介质7之间的多个分离的电荷储存分段9。类似地，多个分离的电荷储存分段9至少包括位于器件级A的第一分离电荷储存分段9a和位于器件级B的第二分离电荷储存分段％。
[0024]单片式三维NAND串的隧道电介质11位于多个分离的电荷储存分段9的每个与半导体沟道I之间。在下面更具体地描述的实施方式中，隧道电介质11具有均匀厚度和/或
直的侧壁。
[0025]阻挡电介质7和隧道电介质11可以从任何一个或多个相同或不同的电绝缘材料、诸如硅氧化物、硅氮化物、硅氮氧化物或其他高k绝缘材料中独立地选择。
[0026]分离的电荷储存分段9可以包括导电(例如，诸如钛、钼、钌、钛氮化物、铪氮化物、钽氮化物、锆氮化物的金属或金属合金，或者诸如钛硅化物、镍硅化物、钴硅化物的金属硅化物，或其组合)浮置栅极或半导体(例如多晶硅)浮置栅极、导电纳米颗粒、或分离的电荷储存电介质(例如，娃氮化物或另一电介质)部件(feature)。例如,在一些实施方式中，分离的电荷储存分段9是分离的电荷储存电介质部件，其每个包括氮化物部件9，其中硅氧化物阻挡电介质分段7、氮化物部件9和硅氧化物隧道电介质11形成NAND串的氧化物-氮化物-氧化物分离电荷储存结构。在后面的一些描述中，多晶硅浮置栅极被用作非限制示例。然而，应该理解，可以代替地使用电介质电荷储存部件或其他浮置栅极材料。
[0027]单个垂直沟道NAND串实施方式
[0028]图5-13示出根据本发明的第一实施方式的制造NAND串的方法。
[0029]参考图5，交替层121 (121a、121b等)和132 (132a、132b等)的叠层120被形成在基板100的主表面上方。层121、132可以通过任何适当的沉积方法、诸如溅射、CVD、MBE等沉积在基板上方。层121、132可以是6至IOOnm厚。叠层120可以被覆盖有诸如硅氮化物的绝缘材料200的顶层。
[0030]在此实施方式中,第一层121包括第一导电(例如金属或金属合金)控制栅极材料或半导体(例如重掺杂(heavily doped)的n+或p+多晶硅)控制栅极材料，第二层132包括第一牺牲材料。术语“重掺杂”包括掺杂n型或p型至大于IO18cnT3浓度的半导体材料。可以使用与材料121相比能够被选择性地蚀刻的任何牺牲材料132，诸如导电的或绝缘的或半导电材料。例如，当材料121是p+多晶硅时，牺牲材料132可以是硅锗或本征多晶硅。
[0031]在沉积层121、132之后蚀刻叠层120以在叠层120中形成至少一个后侧开口 84和至少一个前侧开口 81。开口 81、84可以通过由光刻法形成掩模(例如光致抗蚀剂掩膜)之后蚀刻无掩膜区域而形成。开口 84可以是横穿超过一个NAND串的切口形状，如图13所示。前侧开口 81的阵列可以被形成在随后将形成NAND串的垂直沟道的位置，一个或多个后侧开口 84可以被形成在前侧开口 81附近以允许对位于前侧开口 81中的垂直NAND串的后侧访问。第二牺牲层134沉积在后侧开口或切口 84中。在一实施方式中，开口或(多个)切口 84首先被形成在叠层120中并被填充了牺牲材料134。然后，前侧开口 81被形成在叠层中。然而，步骤的次序可以相反。可以使用与材料121相比能够被选择性地蚀刻的任何牺牲材料134，诸如导电的或绝缘的或半导电材料。例如，当材料121是p+多晶硅时，牺牲材料134可以是硅氧化物。[0032]然后，如图6所示，第一牺牲材料132与第一材料121和第二牺牲层134相比被选择性地蚀刻以形成第一凹陷62。第一凹陷62可以通过选择性的各向同性湿法或干法蚀刻形成，其与第一导电材料121相比通过前侧开口 81选择性地蚀刻第一牺牲材料132。凹陷62延伸到第二牺牲层134。优选地，在第一导电材料121的各层之间的第一牺牲材料132的整个层被去除直到第二牺牲层134。
[0033]可以执行可选的第二选择性蚀刻以将第一凹陷62延伸到第二牺牲层134。备选地，如果蚀刻剂能相对于第一导电材料121选择性地蚀刻第一牺牲材料132和第二牺牲材料134，则延续第一选择性蚀刻工艺而不是执行第二选择性蚀刻。在这种情况下，在蚀刻期间第二牺牲层134的顶部由掩模覆盖。
[0034]然后阻挡电介质7 (亦称内聚电介质IPD)被形成在开口 81中使得阻挡电介质包覆第一凹陷62的侧面，产生如图7所示的结构。在一实施方式中，阻挡电介质7完全填充凹陷62的在第二牺牲层134中的部分并部分地填充位于叠层120中的第一导电材料121之间的凹陷62。阻挡电介质7可以包括通过共形的原子层沉积(ALD)或化学气相沉积(CVD)而沉积的硅氧化物层。代替硅氧化物，可以使用其他高k介电材料诸如铪氧化物，或除硅氧化物之外，还使用其他高k介电材料诸如铪氧化物。电介质7可以具有6至20nm的厚度。阻挡电介质7包括在位于第一导电材料121的突出(overhanging)部分之间的第一凹陷62中的多个夹钳形阻挡电介质分段(例如，阻挡电介质分段7a和7b)。
[0035]然后，如图8所示，第三牺牲层136被沉积在凹陷62中。第三牺牲层136在凹陷62的剩余未填充部分中形成彼此分离的虚设层分段。第三牺牲层136可以但不局限于是导电材料，诸如钛氮化物或另一金属或金属合金、或导电类型与控制栅极材料136 (例如，p+或多晶硅)不同的掺杂多晶硅(例如n+或本征)。控制栅极材料136可以是与阻挡电介质7和共形的绝缘层138 (下文描述)相比能被选择性地蚀刻的任何材料。在一实施方式中，第三牺牲层136完全填充凹陷62的剩余部分。
[0036]在下一步骤中，如图9所示，开口 81随后被顺序地填充有一系列层。首先，可选的绝缘材料的共形层138被沉积在开口 81中。共形的绝缘层138可以通过ALD或CVD沉积。用于共形的绝缘层的适当的材料包括氮化物(诸如硅氮化物)、氧化物(诸如硅氧化物)及其他高k介电材料。共形的绝缘层138可以具有l-5nm的厚度。然后，电荷储存材料9的层(例如n+多晶硅)可以被共形地沉积在开口 81中的共形绝缘层138的顶部。在电荷储存材料9之后是适合于形成隧道电介质11的介电材料的层11。隧道电介质可以包括硅氧化物或其他适当的材料的相对薄的绝缘层(例如，4至IOnm厚),适当的材料诸如氮氧化合物、氧化物和氮化物多层叠层，或者高k电介质(例如铪氧化物)。隧道电介质可以通过任何适当的方法沉积，诸如ALD、CVD等。
[0037]然后半导体沟道材料I被形成在前侧开口 81中。沟道可以包括任何适当的半导体材料，诸如硅、锗、硅锗，锑化铟或者任何其他化合物半导体材料。在一些实施方式中，半导体沟道材料I用半导体沟道材料完全填充开口 81，如图9所示。备选地，在开口中形成半导体沟道I的步骤在开口 81的(多个)侧壁上而不是在开口 81的中心部分形成半导体沟道材料1，使得半导体沟道材料I不完全填充开口 81。在这些替代实施方式中，绝缘填充材料2被形成在至少一个开口 81的中心部分中以完全填充至少一个开口 81，如图2所示。优选地，沟道I材料包括轻掺杂(即，掺杂IO17CnT3以下)p型或者n型硅材料。n沟道器件是优选的，因为它容易与η+结连接。然而，也可以使用P沟道器件。
[0038]半导体沟道I可以通过任何期望的方法形成。例如，半导体沟道材料I可以通过在开口 81中和叠层120上方沉积半导体(例如多晶硅)材料、之后利用叠层120的顶表面作为抛光停止层或者蚀刻停止层通过化学机械抛光(CMP)或者回蚀刻来去除沉积的半导体层的上部分的步骤而形成。
[0039]在一些实施方式中，单晶硅或者多晶硅垂直沟道I可以通过金属诱导结晶(MIC，也被称为金属诱导横向结晶)形成而没有单独的掩模步骤。MIC方法由于在开口 81中的沟道材料的侧向限制而提供完全的沟道结晶。
[0040]在MIC方法中，非晶的或者小晶粒多晶硅半导体(例如硅)层可以首先被形成在至少一个开口 81中和叠层120上方，之后在半导体层上方形成成核促进剂层(nucleationpromoter layer)。成核促进剂层可以是连续层或者多个不连续的区域。成核促进剂层可以包括任何期望的多晶硅成核促进剂材料，例如但不限于诸如Ge、N1、Pd、Al或其组合的成核促进剂材料。
[0041]然后通过将非晶的或小晶粒多晶半导体再结晶，非晶的或小晶粒的半导体层能够转变为大晶粒的多晶或单晶半导体层。该再结晶可以通过低温(例如300至600C)退火而进行。
[0042]然后可以利用叠层120的顶表面作为停止层通过CMP或回蚀刻来去除多晶半导体层的上部分和成核促进剂层，产生如图9所示的结构。该去除可以利用叠层120的顶部作为停止层通过选择性地湿蚀刻剩余的成核促进剂层和在层的顶部形成的任何硅化物之后进行硅层顶部的CMP而进行。
[0043]然后从暴露凹陷62中的第三牺牲层136的后侧开口 84去除第二牺牲层134。此夕卜，通过后侧开口 84从凹陷62去除第三牺牲层136。所得结构在图10中示出。第二牺牲层134和第三牺牲层136的去除可以在单个牺牲蚀刻步骤中完成或采用两个单独的蚀刻步骤完成。在此步骤中，共形的绝缘层138用作蚀刻停止层，防止开口 81中的材料分解。
[0044]在下一步骤中，如图11所示，共形的绝缘层138的一部分和电荷储存层9的一部分通过后侧开口 84和凹陷62而去除，其中第三牺牲层136被去除以形成凹陷63。这样，在每个器件级产生单独的、分离的电荷储存元件9a-9d。去除共形的绝缘层138的一部分可以通过例如在一个或多个步骤中的选择性湿蚀刻而完成。例如，第一蚀刻剂可以用于选择性地蚀刻共形的绝缘层138，第二蚀刻剂用于选择性地蚀刻电荷储存层9。如果需要，可以在图11所示的结构上实施可选的沟道晶粒边界钝化退火，以钝化沟道晶粒边界。退火可以在600至1000°C的温度下在含氢、氧和/或氮环境中进行(例如，形成气体环境)。该环境通过后侧开口 84和敞开的凹陷62和63到达沟道I。如果沟道I包括图2和4所示的空心圆筒，则该退火可以在绝缘填充材料2被提供到中空沟道的中间之前的任何时候进行。
[0045]图12示出在分离的电荷储存元件9a_9d之间形成密封的空气间隙300。在此步骤中，电介质材料302被沉积在凹陷63和凹陷62中。沉积优选地通过后侧开口 84以共形沉积工艺诸如ALD或CVD执行。均匀的材料层被沉积在凹陷63的壁上和凹陷62中。当凹陷62被材料填充时，沉积工艺由于后侧开口 84与凹陷63之间的连接被填充而停止。因为凹陷63大于凹陷62，所以空气间隙保留在凹陷63中。因此，分离的电荷储存元件9a-9d通过一复合结构彼此分离，该复合结构包括电介质材料302和空气间隙300。与单独的绝缘材料相比，空气间隙300有利地提供区域9之间的更好的隔离。电介质材料300可以是与阻挡电介质7相同的材料，例如Si02。备选地，电介质材料可以包括与阻挡电介质7不同的材料，例如硅氮化物。
[0046]因此，除绝缘层302和空气间隙300之外的所有NAND层通过前侧开口 81由前侧(即，沟道侧)工艺形成，而绝缘层302 (因此，空气间隙300)通过后侧开口 84经由后侧工艺形成。
[0047]上电极202可以被形成在半导体沟道I上方，产生图1或2所示的结构。在这些实施方式中，下电极102可以在于基板100上方形成叠层120的步骤之前被提供在半导体沟道I下面。下电极102和上电极可以用作NAND串的源极/漏极电极。
[0048]U形沟道NAND串实施方式
[0049]在U形沟道实施方式中，NAND串的源极/漏极电极两者可以被形成在半导体沟道I上方,沟道I具有U形，例如如图3和4所示。在这些实施方式中，可选的体接触电极(这将在下文描述)可以被设置在基板100上或其中，以从下方提供体接触到半导体沟道I的连接部。
[0050]在此使用的“U形”是类似于英语字母“U”的侧截面形状。该形状具有基本上彼此平行延伸且基本上垂直于基板100的主表面IOOa的两个分段(在此被称为“翼部”)。两个翼部通过连接分段或连接部彼此连接，该连接分段或连接部基本上垂直于前面的两个部分且基本上平行于表面IOOa延伸。三个分段的每个可以具有直的形状(例如，矩形侧视截面形状)或稍微弯曲的形状(例如，用下垫面地形(underlying topography)的曲率上升或下降)。术语“基本上平行”包括精确地平行分段以及从该精确平行配置偏离20度或更小的部分。术语“基本上垂直”包括精确地垂直分段以及从该精确垂直配置偏离20度或更小的部分。
[0051]图14所示的基板100可以包括可选地包含嵌入式导体和/或各种半导体器件的半导体基板。备选地，基板100可以包括可选的包含嵌入式导体的绝缘层或半导体层。
[0052]首先，在于至少一个牺牲部件89上方形成第一材料和第二材料的交替层的叠层120的步骤之前，牺牲部件89可以被形成在基板100中和/或在基板100上方。牺牲部件89可以由任何合适的牺牲材料形成，该牺牲材料与叠层120中和NAND串中的其它材料相比可以被选择性地蚀刻，诸如是有机材料、硅氮化物、钨等。部件89可以具有类似于U形的连接分段的期望形状的任何合适的形状，这将在下文描述。
[0053]绝缘保护层108可以被形成在牺牲部件89与叠层120之间。例如，如果部件89包括硅氮化物，则层108可以包括硅氧化物。此外，随后至少两个前侧开口 81和82被形成在叠层120中，产生图14A所示的结构。图14B示出沿图14A的线X-X’的俯视截面图。图14C示出沿图14C的线Z-Z’的俯视截面图。图14A是沿图14B和14C的线Y-Y’的侧视截面图。开口 81和82被形成在牺牲部件89上面，如图14A-14C所示。在一些实施方式中，当从上面观看时，半导体沟道具有两个圆的横截面。优选地，保护层108用作蚀刻开口 81、82的停止层，使得层108的顶部形成开口 81、82的底表面。
[0054]然后如上所述在单个垂直沟道实施方式中并在图5-13中示出的相同的或类似的方法可以被用于形成图15所示的中间结构。在此结构中，已经执行了图5-8所示的前侧工艺。[0055]转到图16，至少一个牺牲部件89随后被去除以形成中空区域83，部件89位于该中空区域83曾在的地方。中空区域83基本上平行于基板100的主表面IOOa延伸，并连接至少两个开口 81和82，形成中空U形空间80。中空区域83可以通过进一步蚀刻开口 81、82而形成(例如，通过各向异性刻蚀)，使得这些开口延伸穿过保护层108以暴露牺牲部件89。然后利用选择湿蚀刻或干蚀刻选择性地蚀刻牺牲部件89材料，该选择湿蚀刻或干蚀刻选择性地去除牺牲部件材料而基本上不蚀刻材料122、阻挡电介质7和电荷储存分段9。
[0056]在形成U形空间80之后，NAND串180可以被如下制造。电荷储存材料层9被形成在第一前侧开口 81和第二前侧开口 82中以及中空区域83中的第一阻挡电介质7上方。然后隧道电介质层11被沉积在第一前侧开口 81和第二前侧开口 82中以及中空区域83中的电荷储存材料层9上方。然后半导体沟道层I被形成在隧道电介质层11上方，类似于图9所示的步骤。
[0057]然后从后侧开口 84选择性地去除第二牺牲层134，之后通过后侧开口 84选择性地去除第三牺牲层136的虚设层分段以经由第二后侧开口 84暴露凹陷62，类似于图10所示的步骤。然后，电荷储存材料层9的多个部分通过后侧开口 84和凹陷62被选择性地去除以形成由凹陷63分离的多个间隔开的电荷储存分段9，类似于图11所示的步骤。然后阻挡电介质通过后侧开口 84沉积在凹陷62中和在凹陷63中的间隔开的电荷储存分段9之间，类似于图12。为了完成NAND串180，源极电极2021被形成为接触位于开口 81中的半导体沟道翼la，漏极电极2022被形成为接触位于开口 82中的半导体沟道翼lb，如图3和4所示。可选地，体接触电极18可以被形成在叠层之下，如图3所示。体接触电极优选地接触半导体沟道层的位于中空区域83中的一部分。
[0058]在一实施方式中，当从上面观看时，半导体沟道层I具有在两个圆的中空空间上面的横截面，如图13和14b所示。
[0059]在一实施方式中，半导体沟道材料I完全填充开口 81和82，如图3所示。备选地，在开口 81、82中形成半导体沟道I的步骤在开口 81、82的(多个)侧壁上而不是在开口的中心部分中形成半导体沟道材料1，使得半导体沟道材料I不完全填充开口。在这些替代实施方式中，绝缘填充材料2被形成在开口 81、82的中心部分中以完全填充开口 81，如图4所
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[0060]虽然以上涉及特定优选实施方式，但将理解，本发明不如此限制。本领域普通技术人员可以对公开的实施方式进行各种修改，这样的修改旨在位于本发明的范围内。在此引用的所有出版物、专利申请和专利通过引用整体合并在此。
【权利要求】
1.一种制造单片式三维NAND串的方法，包括: 在基板上方形成第一材料和第二材料的交替层的叠层，其中所述第一材料包括导电的控制栅极材料或半导体控制栅极材料，其中第二材料包括第一牺牲材料； 蚀刻所述叠层以在所述叠层中形成后侧开口； 在所述后侧开口中沉积第二牺牲材料； 蚀刻所述叠层以在所述叠层中形成前侧开口； 通过所述前侧开口选择性地去除所述第二材料以形成第一凹陷； 在所述第一凹陷中形成第一阻挡电介质以部分地填充所述第一凹陷； 在所述第一凹陷的位于所述第一阻挡电介质上方的剩余未填充部分中形成彼此分离的多个间隔开的虚设层分段； 在所述前侧开口中的所述第一阻挡电介质上方形成电荷储存材料层； 在所述前侧开口中的所述电荷储存材料层上方形成隧道电介质层； 在所述前侧开口中的所述隧道电介质层上方形成半导体沟道层； 从所述后侧开口选择性地去除所述第二牺牲层； 通过所述后侧开口选择性地去除所述多个虚设层分段以暴露在所述后侧开口中的所述第一凹陷； 通过所述后侧开口和所述第一凹陷`选择性地去除所述电荷储存材料层的多个部分以形成多个间隔开的电荷储存分段；和 通过所述后侧开口在所述第一凹陷中和所述间隔开的电荷储存分段之间形成第二阻挡电介质。
2.如权利要求1所述的方法，其中在所述间隔开的电荷储存分段之间形成所述第二阻挡电介质的步骤部分地填充所述间隔开的电荷储存分段之间的空间，以在相邻的电荷储存分段之间留下空气间隙。
3.如权利要求1所述的方法，还包括: 在选择性地去除所述第二材料的步骤之后，通过所述第一凹陷蚀刻在所述第二牺牲材料中的第二凹陷； 在所述第一凹陷中形成第一阻挡电介质的步骤期间，在所述第二凹陷中形成第一阻挡电介质； 在从所述后侧开口选择性地去除所述第二牺牲层的步骤之后以及在选择性地去除所述多个虚设层分段的步骤之前，通过所述后侧开口从所述第二凹陷选择性地去除所述第一阻挡电介质；以及 在选择性地去除所述电荷储存材料的多个部分的步骤之后，在含氢、氧或氮的至少一个的环境中执行沟道晶粒边界钝化退火，使得所述环境通过所述后侧开口以及通过所述第一凹陷到达所述沟道。
4.如权利要求1所述的方法，还包括: 在形成所述电荷储存材料层的步骤之前，在所述前侧开口中的所述第一阻挡电介质以及所述多个虚设层分段上方形成蚀刻停止层，使得形成所述电荷储存材料层的步骤在所述前侧开口中的蚀刻停止层上形成所述电荷储存材料层；以及 在选择性地去除所述多个虚设层分段的步骤之后以及在选择性地去除所述电荷储存材料层的多个部分的步骤之前，通过所述后侧开口选择性地去除所述蚀刻停止层的多个部分。
5.如权利要求1所述的方法，其中: 所述半导体沟道的至少一个端部在基本上与所述基板的主表面垂直的方向垂直地延伸；以及 所述多个间隔开的电荷储存分段包括多个垂直地间隔开的浮置栅极或多个垂直地间隔开的电介质电荷储存分段。
6.如权利要求1所述的方法，其中在所述前侧开口中形成所述半导体沟道层的步骤用所述半导体沟道层来完全填充所述前侧开口。
7.如权利要求1所述的方法，其中在所述前侧开口中形成所述半导体沟道层的步骤在所述前侧开口的侧壁上而不是在所述前侧开口的中心部分中形成所述半导体沟道层，使得所述半导体沟道层不完全填充所述前侧开口。
8.如权利要求7所述的方法，还包括在所述前侧开口的所述中心部分中形成绝缘填充材料以完全填充所述前侧开口。
9.如权利要求1所述的方法，还包括在所述半导体沟道上方形成上电极。
10.如权利要求9所述的方法，还包括在形成所述叠层之前在所述半导体沟道层下面提供下电极。
11.如权利要求1所述的方法，其中: 所述导电控制栅极材料或半导体控制栅极材料包括第一导电类型的掺杂多晶硅； 所述第一牺牲材料包括硅锗或本征多晶硅； 所述半导体沟道层包括轻掺杂多晶硅或本征多晶硅； 所述第二牺牲材料包括硅氧化物或硅氮化物； 所述多个间隔开的虚设层分段包括第二导电类型的钛氮化物或掺杂多晶硅；以及 所述电荷储存材料层包括第二导电类型的掺杂多晶硅。
12.如权利要求1所述的方法，还包括: 在形成所述叠层的步骤之前，在所述基板上方形成牺牲部件，使得所述叠层被形成在所述牺牲部件上方； 蚀刻所述叠层以在所述叠层中形成第二后侧开口； 在沉积所述第二牺牲材料的步骤期间，在所述第二后侧开口中沉积所述第二牺牲材料； 蚀刻所述叠层以在所述叠层中形成第二前侧开口； 通过所述第二前侧开口选择性地去除所述第二材料以形成第三凹陷； 在所述第三凹陷中形成所述第一阻挡电介质以部分地填充所述第三凹陷； 在所述第一阻挡电介质上方，在所述第三凹陷的剩余未填充部分中形成彼此分离的第二多个间隔开的虚设层分段； 选择性地去除所述牺牲部件以形成基本上平行于所述基板的主表面延伸的中空区域，所述中空区域将所述前侧开口连接到所述第二前侧开口以形成中空U形管空间，所述U形管空间包括通过所述中空区域连接的、基本上垂直于所述基板的主表面延伸的所述前侧开口和所述第二前侧开口；在所述第二前侧开口中和所述中空区域中的第一阻挡电介质上方形成所述电荷储存材料层； 在所述中空区域中的所述第二前侧开口中的所述电荷储存材料层上方形成所述隧道电介质层； 在所述中空区域中的所述第二前侧开口中的所述隧道电介质层上方形成所述半导体沟道层； 从所述第二后侧开口选择性地去除所述第二牺牲层； 通过所述第二后侧开口选择性地去除所述第二多个虚设层分段以在所述第二后侧开口中暴露所述第三凹陷； 通过所述第二后侧开口和所述第三凹陷选择性地去除所述电荷储存材料层的多个部分以形成第二多个间隔开的电荷储存分段；和 通过所述第二后侧开口在所述第三凹陷中和所述第二间隔开的电荷储存分段之间形成第二阻挡电介质。
13.如权利要求12所述的方法，其中当从上方观看时，所述半导体沟道层具有在两个圆的所述中空空间上方的横截面。
14.如权利要求13所述的方法，还包括: 形成接触位于所述前侧开口中的所述半导体沟道层的源极电极； 形成接触位于所述第二前侧开口中的所述半导体沟道层的漏极电极；以及在所述叠层下面形成体接触电极，其中所述体接触电极接触所述半导体沟道层的位于所述中空区域中的一部分。
15.一种单片式三维NAND串，`包括: 半导体沟道，所述半导体沟道的至少一个端部基本上垂直于基板的主表面延伸；具有基本上平行于所述基板的主表面延伸的条形的多个控制栅极电极，其中所述多个控制栅极电极至少包括位于第一器件级的第一控制栅极电极和位于第二器件级的第二控制栅极电极，所述第二器件级位于所述基板的主表面上方且在所述第一器件级下方； 阻挡电介质，包括多个第一阻挡电介质分段，其中所述多个第一阻挡电介质分段的每个定位为与所述多个控制栅极电极中的相应一个控制栅极电极接触； 多个间隔开的电荷储存分段，其中所述多个间隔开的电荷储存分段至少包括位于第一器件级的第一间隔开的电荷储存分段和位于第二器件级的第二间隔开的电荷储存分段，且其中所述第一间隔开的电荷储存分段通过空气间隙与所述第二间隔开的电荷储存分段分离；以及 隧道电介质，位于所述多个间隔开的电荷储存分段的每一个与所述半导体沟道之间。
16.如权利要求15所述的单片式三维NAND串，其中所述多个间隔开的电荷储存分段包括多个垂直地间隔开的浮置栅极或多个垂直地间隔开的电介质电荷储存分段。
17.如权利要求16所述的单片式三维NAND串，其中所述阻挡电介质还包括位于第一浮置栅极与所述第二浮置栅极电极之间的第二阻挡电介质分段，其中所述空气间隙位于所述第二阻挡电介质分段内。
18.如权利要求15所述的单片式三维NAND串，其中: 所述半导体沟道具有柱形；以及整个柱形半导体沟道基本上垂直于所述基板的所述主表面延伸。
19.如权利要求18所述的单片式三维NAND串，还包括从上方接触所述柱形半导体沟道的源极电极或漏极电极之一以及从下方接触所述柱形半导体沟道的源极电极或漏极电极的另一个。
20.如权利要求15所述的单片式三维NAND串，其中: 所述半导体沟道具有U形侧视截面； 所述U形半导体沟道的基本上垂直于所述基板的主表面延伸的两个翼部通过连接部连接，所述连接部基本上平行于所述基板的主表面延伸；以及 绝缘填充物位于所述连接部上方并分离所述U形半导体沟道的两个翼部。
21.如权利要求20所述的单片式三维NAND串，还包括从上方接触所述半导体沟道的第一翼部的源极电极或漏极电极之一、从上方接触所述半导体沟道的第二翼部的源极电极或漏极电极的另一个、以及从下方接触所述半导体沟道的所述连接部的体接触电极。
22.如权利要求15所述的单片式三维NAND串，其中所述多个第一阻挡电介质分段的每个的至少一部分具有围绕 相应的控制栅极电极的夹钳形状。
【文档编号】H01L29/792GK103620789SQ201280028751
【公开日】2014年3月5日 申请日期:2012年4月10日 优先权日:2011年4月11日
【发明者】J.阿尔斯梅尔 申请人:桑迪士克科技股份有限公司