具有凹陷的合并鳍片和用于增强应力耦合的衬里的soi鳍片fet的制作方法

具有凹陷的合并鳍片和用于增强应力耦合的衬里的soi鳍片fet的制作方法
【专利摘要】鳍片FET和用于制造具有凹陷的应力衬里的鳍片FET的方法。一种方法包括提供具有鳍片的SOI衬底，在所述鳍片上形成栅极，在所述栅极上形成偏移隔离物，外延生长膜以合并所述鳍片，在所述栅极周围沉积虚设隔离物，以及使得合并的外延膜凹陷。然后在所述凹陷的合并外延膜上形成硅化物，之后在鳍片FET上沉积应力衬里。通过使用凹陷合并外延工艺，可以形成具有垂直(即，垂直于衬底)硅化物的MOSFET。所述垂直硅化物改善了扩展电阻。
【专利说明】具有凹陷的合并鳍片和用于增强应力耦合的衬里的SOI鳍片FET

【技术领域】
[0001]本发明总体上涉及在绝缘体上半导体(SOI)衬底上制作的非平面金属氧化物半导体场效应晶体管(MOSFET)，其中该MOSFET具有应力增强层。特别地，本发明涉及具有其中合并区域被凹陷的合并的源极漏极区域和布置在该鳍片FET的源极漏极区域和栅极叠层之上的应力调节层的鳍片FET。

【背景技术】
[0002]在T.Ghani 等的在 IEDM2003 中的名称为 “A90nm High Volume ManufacturingLogic Technology Featuring Novel45nm Gate Length Strained Si I icon CMOSTransistors”的文章中，公开了在nMOS器件中产生拉伸应力的氮化物层和在pMOS器件中产生压缩应力的凹陷SiGe源极漏极。该器件在体硅衬底上是平坦的。
[0003]在H.S.Yang 等的在 IEEE Internat1nal Electronic Device Meeting 2OO4 中的名称为 “Dual Stress Liner for High Performance sub_45nm Gate Length SOI CMOSManufacturing”的文章中，公开了使用双应力衬里(对于nMOS是拉伸应力,对于pMOS是压缩应力)在SOI衬底上构建的平面器件。
[0004]在IEDM2005 中的名称为 “ Integrat1n and Optimizat1n of EmbeddedSiGe, Compressive and Tensile Stressed Liner Films, and Stress Memorizat1nin Advanced SOI CMOS Technologies” 的文章中，M.Hortsmann 公开了在部分耗尽的SOI (PD-SOI)CMOS平面衬底上的优化的4-路应力集成。嵌入式SiGe工艺和压缩应力衬里膜被用来在PMOS中引入压缩应变(PM0S “应力源”)。应力记忆工艺和拉伸应力衬里膜被用来在NMOS中引入拉伸应变(NM0S “应力源极”)。
[0005]Belyansky等在2009年12月13日提交的美国专利申请2009/0152638A1描述了一种互补金属氧化物半导体(CMOS)平面晶体管，其中pFET具有压缩氮化物应力层并且nFET具有拉伸氮化物层。此外，PFET和nFET氮化物层可以分别在顶上被加以压缩氧化物层和拉伸氧化物层。
[0006]在美国公开专利申请N0.2006/0261411A1中，Hareland等公开了具有完全包围沟道(即，也在沟道下方)的应力膜的三栅器件。
[0007]在2007IEEE ICICDT07 中出版的 Atsushi Yagishita 等的名称为 “FinFET SRAMProcess Technology for hp32nm Node and Beyond” 的文章中，公开了鳍片 FET 的宽度减小使得电流驱动劣化并且导致寄生电阻高(增加源极漏极串联电阻)。这篇文章指出升高的源极漏极减小寄生电阻，降低S/D串联电阻并且提高驱动电流。这篇文章警告不要合并升高的源极漏极(即，外延合并工艺)，因为(I)这增加栅极与源极/漏极之间的电容，以及
(2)这增加相邻nFET鳍片与pFET鳍片之间短路的机会。
[0008]在2006 年 10 月的 IEEE2006Symposium on VLSI Technology Digest ofTechnical Papers 中的 H.Shang 的名称为 “ Investigat1n of FinFET devices for32nmTechnologies and Beyond”的文章中，提出了鳍片FET源极/漏极(S/D)接触方案，其中后来可以通过选择性外延合并不具有大的S/D落着衬垫(landing pad)的单个鳍片。根据Shang,多栅MOSFET (例如鳍片FET和三栅FET)是32nm节点及以上节点的潜在候选器件。然而，Shang的关注包括在从器件的延伸和接触区域提供低串联电阻的同时形成窄且均匀的鳍片。此外，鳍片必须以精细的节距放置以有效利用布局面积。先前的演示使用大的S/D落着衬垫实现简化的接触方案，Shang所主张的这个方案不适用于实际的技术。Shang研究了隔离物形成、通过选择性Si外延升高的S/D (RSD)、娃化(silicidat1n)以及通过选择性外延合并的单个鳍片(没有大的S/D落着衬垫)的集成方案。Shang报告了在增加的寄生电容与减小的寄生电阻之间存在折衷。
[0009]在美国专利N0.7，851，865B2中，Anderson公开了 SOI上的鳍片FET，其中通过布置在外延层上的导电材料(硅化物)合并鳍片，该外延层又在该鳍片上方。注意，Anderson的外延层并不合并鳍片，而是硅化物合并鳍片。
[0010]在美国公开专利申请N0.2008/0067613A1中,Anderson等公开了鳍片之间的捆绑(strapping),这可能涉及一些升高的源极漏极高于其它源极漏极。
[0011]在IEDM2009 中的 H.Kawaski 等的名称为 “Challenges and Solut1ns of 鳍片FET Integrat1n in an SRAM Cell and a Logic Circuit for22nm Node and Beyond，，的文章中，公开了合并的菱形鳍片。
[0012]在IEDM2009 中的 S.Bangsaruntip 等的名称为 “High Performance and HighUniform Gate-Al1-Around Silicon Nanowire MOSFETs with Wire Size DependentScaling”的文章中，公开了具有悬置纳米线(而不是鳍片)的SOI衬底上的合并的源极漏极。
[0013]在美国公开专利申请N0.US2008/0230852A1中，Yu公开了不同晶体管中的鳍片可以具有不同高度。


【发明内容】

[0014]本发明的目的是提供一种用于在SOI衬底上制造MOSFET的方法。该方法包括提供具有多个鳍片的衬底以及在所述衬底上形成栅极叠层。所述栅极叠层具有至少一个侧壁，在所述侧壁上形成偏移隔离物。在所述衬底上生长外延膜，所述外延膜合并所述鳍片以形成外延合并层。在所述栅极(以及所述偏移隔离物)的部分上形成在所述外延合并层上延伸的虚设隔离物。在形成虚设隔离物之后，除去所述外延合并层的至少一部分，这导致形成外延合并隔离物区域和外延合并侧壁。(可选地，外延合并层的一部分的去除导致凹陷，使得也形成了外延合并场区域。)随后，利用外延合并侧壁(以及所述外延合并场区域，当使用上述可选项时)形成硅化物。最后，在所述衬底上沉积应力衬里。
[0015]根据本发明的另一方面，提供了具有带有鳍片的SOI衬底的M0SFET。该SOI衬底包括绝缘体区域。该MOSFET也具有有着至少一个侧壁的栅极叠层。与所述侧壁相邻的是偏移隔离物，并且与所述偏移隔离物的至少一部分相邻的是虚设隔离物。该MOSFET也具有外延合并层，该外延合并层包括夹置在所述绝缘体区域之上与所述虚设隔离物之下的隔离物区域。在另一区域中，该MOSFET具有在所述绝缘体上方的场硅化物。应力衬里位于所述场硅化物上方，并且可选地可以同时位于所述MOSFET的其它区域(例如，栅极叠层)上方。
[0016]根据本发明的又一方面，一种MOSFET具有源极、漏极和将所述源极和漏极分开的栅极叠层。此外，存在位于所述栅极叠层下方的沟道。硅化物层位于所述源极和漏极上，使得所述硅化物层的一部分垂直于所述沟道。最后，所述MOSFET具有位于所述栅极叠层和所述衬底上方的应力衬里。
[0017]所述凹陷外延合并层的优点是衬里与沟道的更加紧密的靠近，使得与非凹陷3D器件相比，应力向着沟道的转移得到改善并且改善了器件性能。凹陷外延合并区域的另一个优点是在沟道的平面中形成了垂直硅化物，因此减小了扩展电阻。另一优点是，通过在源极/漏极离子注入之后形成虚设隔离物，保护栅极使其不受可能的硅化物侵蚀，从而最小化栅极短路的概率。在再一个优点中，由于PC-到-外延边缘电容降低，有效切换电容(Ceff)减小。
[0018]结合对附图的描述，本发明的其它特征和优点将变得显而易见，其中在所有图中相同的编号表不相同或相似的部分。

【专利附图】

【附图说明】
[0019]图1是根据本发明实施例的制造MOSFET的方法的流程图；
[0020]图2示出了根据本发明实施例的方法的起点，其中提供了具有鳍片和栅极叠层的衬底。虚线表示另外在图2A和2B中示出的沿着y轴的横截面。
[0021]图2A示出了根据本发明实施例的方法的起点的横截面，其中提供了具有鳍片和栅极叠层的衬底。该沿着y轴的横截面随着其在栅极叠层下方行进跟随鳍片。
[0022]图2B示出了根据本发明实施例的方法的起点的横截面，其中提供了具有鳍片和栅极叠层的衬底。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0023]图3A示出了根据本发明实施例在形成了偏移隔离物之后的MOSFET的横截面。该沿着y轴的横截面随着其在栅极叠层下方行进跟随鳍片。
[0024]图3B示出了根据本发明实施例在形成了偏移隔离物之后的MOSFET的横截面。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0025]图4示出了根据本发明实施例中的方法步骤在形成了外延合并层之后的MOSFET的横截面。虚线表示进一步在图4A和4B中示出的沿着y轴的横截面。
[0026]图4A示出了根据本发明实施例在形成了外延合并层之后的MOSFET的横截面。该沿着y轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0027]图4B示出了根据本发明实施例在形成了外延合并层之后的MOSFET的横截面。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0028]图5A示出了根据本发明实施例在形成了虚设隔离物之后的MOSFET的横截面。该沿着y轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0029]图5B示出了根据本发明实施例在形成了虚设隔离物之后的MOSFET的横截面。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0030]图6A示出了根据本发明实施例在使得外延合并层凹陷之后的MOSFET的横截面。该沿着y轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0031]图6B示出了根据本发明实施例在使得外延合并层凹陷之后的MOSFET的横截面。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0032]图7A示出了根据本发明实施例在硅化之后的MOSFET的横截面。该沿着y轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0033]图7B示出了根据本发明实施例在进行了硅化之后的MOSFET的横截面。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0034]图8A示出了根据本发明实施例在应力衬里沉积之后的MOSFET的横截面。该沿着y轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0035]图8B示出了根据本发明实施例在应力衬里沉积之后的MOSFET的横截面。根据本发明实施例该横截面沿着y轴穿过该栅极叠层。
[0036]图9A示出了根据本发明实施例制造的MOSFET，其中在形成场硅化物131时整个外延合并场区域128都被消耗了。该沿着I轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0037]图9B示出了根据本发明实施例制造的MOSFET，其中在形成场硅化物131时整个外延合并场区域128都被消耗了。该横截面沿着y轴穿过该栅极叠层。
[0038]图1OA示出了根据本发明实施例制造的M0SFET。该沿着y轴的横截面随着其在栅极叠层下方行进跟随合并的鳍片。
[0039]图1OB示出了根据本发明实施例制造的M0SFET。该横截面沿着y轴穿过该栅极叠层。

【具体实施方式】
[0040]本发明的基本原理是通过使外延合并区域凹陷并且在该合并区域和栅极叠层之上形成应力衬里来制造高性能鳍片FET的方法。将结合图1-8描述该方法。本发明也包括一种鳍片FET结构，该鳍片FET结构具有凹陷的外延合并场区域、外延合并隔离物区域以及可选的垂直于衬底的垂直硅化物。除了前面的图，将结合图9-10进一步描述该结构。与以下实施例相结合地进行本发明的详细描述。请注意，附图标记仅仅是附图标记，因此不必将该方法限制为附图标记的数字顺序。
[0041]图1是根据本发明实施例制造具有凹陷的外延合并场区域的高性能鳍片FET的方法步骤的流程图。步骤10提供具有鳍片的衬底；步骤20形成栅极叠层；步骤30形成与该栅极叠层相邻的偏移隔离物；步骤40生长合并该鳍片以形成外延合并层的外延层；步骤50形成与该栅极叠层的至少一部分相邻的虚设隔离物；步骤60使该外延合并区域凹陷；步骤70是与该外延合并层形成硅化物；步骤80是沉积应力衬里膜。将在下文中详细讨论该步骤中的每一个。
[0042]通过提供图2中示出的衬底100开始制造具有凹陷的外延合并区域的高性能鳍片FET0该衬底可以是绝缘体上半导体衬底(SOI)。SOI衬底由三部分制成:底部体半导体部分、掩埋绝缘体部分(常常称为“BOX”)以及BOX顶上的半导体层。在本申请中，BOX顶上的半导体层已经被蚀刻成形成鳍片105。因此，在图2中，附图标记100包括该衬底的体半导体层和BOX。该衬底的绝缘体层上的半导体是鳍片105。
[0043]继续参考图2，典型地，BOX的绝缘层是氧化物，优选是二氧化硅。已经被蚀刻成形成鳍片105的绝缘体层上的半导体可以是硅、掺杂有常规的“η”或“p”掺杂剂的硅、硅锗(SiGe)、硅锗碳(SiGeC)、硅碳(SiC)、II1-V 半导体化合物(例如 IrvxGaxAs' InP, GaAs)或其它变型。鳍片105的高度范围从约1nm到约80nm并且在其间变化，但是优选为约30nm。鳍片的宽度范围从约5nm到约50nm并且在其间变化，但是优选为约10_12nm。鳍片的节距范围从约30nm到约150nm并且在其间变化,但是优选为约40nm。
[0044]栅极叠层位于该衬底上。该栅极叠层包括两个部分:金属栅极115和高介电常数材料110。图2示出了使用常规图案化技术形成的具有金属栅极115和高介电常数膜110 (此处称为“高k”)的SOI衬底100。
[0045]从图2中可以看出，该栅极叠层大致垂直于鳍片105行进并且与鳍片105交叉。虚线代表其中鳍片FET的横截面是沿着y轴截取的区域。例如，虚线A是沿着衬底100的y轴的横截面，其中它跟随鳍片105穿过鳍片105与栅极叠层的交叉处。在图2A中，横截面示出了衬底100、鳍片105、鳍片105上的高kllO以及高kllO上的金属栅115。可选地，存在留在金属栅极115上的硬掩模117材料。
[0046]图2的虚线“B’也是沿着衬底100的y轴的横截面，但是这次是在其中仅存在栅极叠层的区域中。图2B示出了该横截面。在图2B中，有衬底100、高k材料110和金属栅115。可选地，存在留在金属栅极115上的硬掩模117材料。
[0047]高k材料的例子包括但不限于诸如下述的金属氧化物:氧化铪、氧化硅铪、氧氮化娃铪、氧化镧、氧化招镧、氧化错、氧化娃错、氧氮化娃错、氧化钽、氧化钛、氧化钛银钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸铅锌。高k材料还可以包括诸如镧和铝的掺杂剂。可以通过任何适当的工艺沉积该高k材料，该工艺包括但不限于:原子层沉积(ALD)、分子层沉积(MLD)、化学气相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、快速热化学气相沉积(RTCVD)、原位基团辅助沉积、超高真空化学气相沉积(UHVCVD)、金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)、物理气相沉积、溅射、蒸镀、离子束沉积、电子束沉积、激光辅助沉积、化学溶液沉积或这些方法的任何组合。优选地，该沉积方法是ALD。高k厚度的范围为从0.5到3nm，但是优选为10-20埃。
[0048]适当的金属栅极材料可以包括但不限于:掺杂多晶硅或非晶硅、锗、硅锗、金属(例如，鹤、钛、钽、钌、错、钴、铜、招、铅、钼、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳或者这些材料的任何适当组合。该导电材料还以包括在沉积期间或之后引入的掺杂剂。优选地，该金属栅极包括氮化钛的底层以及之后的多晶硅层。在多晶硅层顶上，可能存在硬掩模117。该硬掩模优选是，或者至少包含氧化硅(S1x)，当然可以单独或组合使用各种绝缘材料。包含硅和氮的膜也适用作硬掩模。以上针对高k沉积描述的适当的工艺可用于形成该金属栅极。该金属栅极的厚度可以在1nm到10nm的范围内变化。在一个优选实施例中，该氮化钛的厚度为约1nm,并且多晶娃层的厚度为约40nm-50nm。所沉积的硬掩模117为约20nm,但是在蚀刻该栅极叠层之后可以为约0nm-10nm。
[0049]栅极叠层(高kllO加上金属栅极115)的总体高度的范围为从1nm到10nm以上。优选总体栅极叠层高度超过鳍片约15nm-40nm。在优选实施例中，在步骤20，栅极叠层的总体高度为约50nm到约60nm,并且超过鳍片105的高度约20nm_30nm。
[0050]参考图3A和3B，与该栅极叠层相邻地形成偏移隔离物120。为了形成偏移隔离物120，在该衬底的整个表面上沉积膜，然后各向异性蚀刻该膜，各向异性的意思是水平表面蚀刻得比垂直表面更快。此外，鳍片的节距和高度允许鳍片的垂直侧壁蚀刻得比栅极叠层的垂直侧壁更快。因此，该隔离物材料留在该栅极叠层的侧壁上，而其很大程度地从其它表面被去除。结果，偏移隔离物120形成在栅极叠层的垂直侧壁上。
[0051]在图3A和3B中，横截面示出了栅极叠层的侧壁(即，金属栅极115和高k材料110的侧壁)；因此，可以在这些横截面中看到偏移隔离物120。偏移隔离物120与金属栅极115以及高k材料110的垂直侧壁相邻。一些残留的偏移隔离物材料120可以留在金属栅极的顶上或者任何剩余硬掩模材料117顶上，然而，在图中未示出残留材料。
[0052]沉积时，该偏移隔离物材料为约40埃到约80埃并且在其间的范围内变化，优选为60埃。在材料被蚀刻之后，该偏移隔离物在其最宽的点可以达到50埃。
[0053]偏移隔离物120可以由氧化硅、氮化硅、碳化硅、氧氮化硅、氮化硅碳形成，并且优选是氮化硅膜。可以使用各种技术(物理气相沉积、化学气相沉积和原子层沉积)沉积偏移隔离物120。通过利用氟基化学物质的反应离子蚀刻(RIE)蚀刻该偏移隔离物材料，该氟基化学物质例如是但不限于CH2F2、CHF3、CF4, NF3或者氟基化学物质的组合。
[0054]在形成了偏移隔离物120之后，可以进行延伸离子注入。通过以约7度的角度进行注入，之后进行退火，掺杂剂进入鳍片105并且可以在偏移隔离物120下方并且向着栅极叠层(图3C中未示出)下方的鳍片105延伸。一般的掺杂剂种类(species)包括用于p型掺杂的B或BF2种类以及用于η型掺杂的As或P，当然其它种类是可能的。在延伸注入之后，进行退火。退火温度可以从约800°C到约1080°C并且在其间变化。
[0055]形成外延合并层。最初，鳍片105是分立结构；然而，在鳍片105上生长与鳍片105相同的材料的外延膜。随着生长继续，鳍片变得越来越宽直到单个鳍片105长到一起。因此，合并的鳍片形成一个大的外延合并层105’。该生长工艺可以包括蚀刻成分，使得在鳍片105顶上的生长优先于在鳍片105的侧壁上的生长被去除。利用这种工艺，鳍片横向合并而不太多地垂直生长，如果有垂直生长的话。在外延合并步骤之后，金属栅极115高出外延合并层105’。
[0056]参考图4，外延合并层105’被示为大约与原始鳍片105高度相同，当然该高度可以变化只要外延合并层105’的顶部低于栅极叠层的顶部。尽管未被栅极叠层覆盖的鳍片105实际上很大程度上与外延合并层105’不可区分，但是为了参考的目的在图4中示出了它们。由于外延合并层105’仅形成在鳍片105的暴露部分上，鳍片105在栅极叠层(高kllO和金属栅极115)下方的部分不能横向合并并且保留在栅极叠层下方。
[0057]在图4A中，横截面沿着y轴并且穿过鳍片105。即使合并工艺使得外延合并层105’很大程度上与鳍片105不可区分，只是为了参考的目的，横截面4A也标记了鳍片105。将不在栅极叠层下方的区域标记为外延合并层105’也是对的，因为它现在是外延合并区域的一部分。
[0058]在图4B中，该横截面也沿着y轴，但是这次穿过外延合并层105’而不是原始鳍片105。因此，该外延合并材料被标记为105’。
[0059]在形成了外延合并层105’之后，可以通过使用常规方法和材料用掺杂剂对该层进行注入，以形成晶体管的源极和漏极(此处S/D)。
[0060]参考图5A和5B，制造具有凹陷的外延合并区域的鳍片FET涉及形成虚设隔离物125。为了形成虚设隔离物125，在该衬底的整个表面上沉积膜，然后各向异性蚀刻该膜，各向异性的意思是水平表面蚀刻得比垂直表面更快。因此，该隔离物材料留在该偏移隔离物120的侧壁上，而其很大程度地从其它表面被去除。结果，虚设隔离物125与金属栅极115的垂直侧壁相邻地形成，金属栅极115的侧壁又被偏移隔离物120覆盖。
[0061]图5A和5BD横截面示出了栅极叠层的侧壁(即，金属栅极115和高k材料110的侧壁)；因此，可以在这些横截面中看到偏移隔离物125。虚设隔离物125与金属栅极115相邻，并且优选地，使得偏移隔离物120插入在虚设隔离物125与金属栅极115之间。注意，虚设隔离物125与高k材料110的垂直侧壁不相邻，因为外延合并层105’阻挡虚设隔离物125到达栅极叠层的底部。因此，在形成了虚设隔离物125之后，外延合并层105’的一部分暴露并且外延合并层105’的另一部分被虚设隔离物125覆盖。
[0062]一些残留的虚设隔离物材料125可以留在金属栅极的顶上或者任何剩余硬掩模材料117顶上。由于残留材料不是优选实施例，因此其在图中未示出。
[0063]沉积时，该虚设隔离物材料为约1nm到约50nm并且在其间的范围内变化，优选为40nm厚。在材料被蚀刻之后，该虚设隔离物在其最宽的点可以达到约25nm，并且优选在其最宽的点为约1nm到约15nm。
[0064]虚设隔离物125可以由氧化硅、氮化硅、碳化硅、氧氮化硅或者氮化硅碳膜形成，并且优选是氮化硅(SixNyHz)膜。可以使用包括物理气相沉积、化学气相沉积或原子层沉积在内的各种技术沉积虚设隔离物125。通过利用氟基化学物质的反应离子蚀刻(RIE)蚀刻该虚设隔离物材料，该氟基化学物质例如是但不限于CH2F2、CHF3, CF4以及氟基化学物质的组合。
[0065]参考图6A-B，制作具有凹陷的外延合并区域的鳍片FET涉及去除外延合并层105’的一部分以形成外延合并场区域128、外延合并侧壁127和外延合并区域129。外延合并场区域128是在凹陷蚀刻之后剩余的外延合并层105’的暴露部分。场区域128厚度可以变化。场区域128的厚度可以小至5nm,并且优选为约15nm到约20nm。
[0066]外延合并侧壁127是由于蚀刻了外延合并层105’的暴露部分而形成的，而外延合并层105’的在虚设隔离物125下方的部分被保护未被蚀刻。外延合并侧壁大致是垂直的(即，垂直于衬底)，为约1nm到约25nm高并且在其间的范围内变化。
[0067]外延合并隔离物区域129是外延合并层105’的未被蚀刻的部分，因为它被虚设隔离物125保护。因此，外延合并隔离物区域具有大致等于鳍片105的高度的高度，鳍片105的高度近似等于原始外延合并层105’的高度。
[0068]在图6A和6B中，横截面不出了栅极叠层的侧壁(即，金属栅极115和高k材料110的侧壁)和虚设隔离物125 ;因此，可以在这些横截面中看到外延合并场区域128、外延合并侧壁127、以及外延合并隔离物区域129。因此，在使外延合并层105’凹陷之后，形成并且暴露外延合并场区域128和外延合并侧壁127，而外延合并隔离物区域129被虚设隔离物125覆盖。
[0069]制造具有凹陷的外延合并区域的鳍片FET涉及利用外延合并场区域128形成硅化物130层并且同时利用外延合并侧壁127形成侧壁硅化物131。
[0070]在图7A和7B中，横截面示出了栅极叠层的侧壁(即，金属栅极115和高k材料110的侧壁)和虚设隔离物125 ;因此，可以在这些横截面中看到外延合并场区域128、外延合并侧壁127、以及外延合并隔离物区域129。因此，在图7A和7B中能够看见利用外延合并场区域128形成的硅化物层130和利用外延合并侧壁127形成的侧壁硅化物131。
[0071]通过沉积金属膜并且然后对其进行加热以便其与外延合并场区域128和外延合并侧壁127反应，来形成该硅化物。适当的金属材料包括钴、镍、钨、钼、铒或镱。优选的金属是镍，因此优选的硅化物是硅化镍。所沉积的金属的厚度为约1nm到约50nm。具有沉积的金属的衬底被加热到从约200°C到约600°C的范围内并且在其间变化的温度。
[0072]在硅化物形成期间，消耗外延合并场区域128的一部分。结果，硅化物层130的厚度可以为约5nm到约30nm,并且优选为约1nm,而剩余的未消耗的外延合并场区域128的厚度155可以为约Onm到约15nm并且在其间变化，优选为5nm(见图7a和7B)。类似地，在硅化物形成期间，可以消耗外延合并侧壁127的一部分。结果，侧壁硅化物131的厚度可以为约5nm到约30nm，并且优选为约10nm。并且侧壁隔离物131与栅极叠层侧壁145之间的距离140为约1nm到约50nm并且在其间变化，优选为20nm(见图7D)。应当注意，侧壁硅化物131可以比外延合并场区域128中的硅化物130层薄。
[0073]再次参考图7A，应当注意硅化物层130沿着外延合并场区域128水平地形成。此夕卜，硅化物沿着外延合并侧壁127形成从而形成具有硅化物侧壁高度132的硅化物侧壁131。如图7A所示，硅化物侧壁131的高度132是从硅化物/外延合并场区域界面的底部到与外延合并隔离物区域129的顶部相邻的硅化物测量的。在其中硅化工艺消耗外延合并场区域128的其它实施例中，硅化物侧壁131的高度132是从硅化物/衬底掩埋绝缘体100的界面底部到与外延合并隔离物区域129的顶部相邻的硅化物测量的(见图9A和9B)。侧壁隔离物131的高度132可以为5nm到约50nm并且在其间变化。
[0074]最后，参考图7B，应当注意，外延合并隔离物区域129的高度为约1nm到约80nm并且在其间变化，优选为约30nm到约50nm并且在其间变化。
[0075]制造具有凹陷的外延合并区域的鳍片FET涉及在硅化物形成之后在衬底上沉积应力衬里135。在图8A-B中示出的优选实施例中，应力衬里覆盖鳍片FET的整个表面，因此其在场区域128以及栅极叠层(高kllO和金属栅极115)和隔离物(虚设隔离物125和偏移隔离物120)上方。在其它实施例中，该应力衬里可以仅仅形成在如下之一或多个上:夕卜延合并场区域128、外延合并隔离物区域129和偏移隔离物120。
[0076]应力衬里材料可以包括用于NFET的具有拉伸应力的氧化硅、碳化硅、氮化硅、氧氮化硅以及碳氮化硅，并且类似地对于PFET，可以使用具有压缩应力的氧化硅、碳化硅、氮化硅、氧氮化硅和碳氮化硅膜。优选地，具有拉伸应力的氮化硅用于NFET，并且具有压缩应力的氮化硅用于PFET器件。该应力衬里的厚度可以从约20nm变化到约10nm并且在其间变化，优选为约50nm。可以使用包括物理气相沉积、化学气相沉积和原子层沉积在内的各种方法沉积该应力衬里材料。
[0077]从这一点开始，之后是常规MOSFET形成步骤。因此，这结束了制造具有凹陷的外延合并区域和垂直硅化物的高性能鳍片FET的方法的描述。尽管已经参考当前被认为是优选实施例的内容描述的本发明，但是应当理解本发明不限于所公开的实施例。相反，本发明旨在覆盖包含在所附权利要求的精神和范围内的各种修改和等效布置。以下权利要求的范围应当与广为人知的解释相一致以便包含该这些修改和等效结构和功能。
[0078]接下来，说明通过前述方法产生的鳍片FET的实施例。
[0079]图9A-9B示出了通过凹陷外延合并方法制造的具有垂直硅化物的M0SFET160的实施例。图9A是在栅极叠层在鳍片105上交叉的接合点处沿着y轴的横截面。M0SFET160包括具有掩埋绝缘体区域100、该掩埋绝缘体区域上的栅极叠层的衬底，其中该栅极叠层具有至少一个侧壁145。该栅极叠层包括先前描述的高kllO和金属栅极115。MOSFET160也包括与栅极叠层侧壁相邻的偏移隔离物120、与偏移隔离物的至少一部分相邻的虚设隔离物125、在具有掩埋绝缘体区域100的衬底上方并且在虚设隔离物125下方的外延合并隔离物区域129。该MOSFET也具有位于具有掩埋绝缘体区域100的衬底上的场硅化物130 ;以及位于该场娃化物上方的应力衬里135。
[0080]此外，M0SFET160具有外延合并侧壁127。该外延合并侧壁是外延合并隔离物129的侧壁。利用外延合并侧壁127形成侧壁硅化物131。先前已经结合图7A-B和步骤70(硅化物形成)描述了侧壁硅化物的高度132。
[0081]图9B是在栅极叠层未在鳍片105上交叉的接合点处沿着I轴的横截面，相反，在该接合点处栅极叠层延伸到衬底掩埋绝缘体100。因此，在图9B中，M0SFET160的外延合并隔离物区域129与偏移隔离物120相邻，而不是像在图9A中那样与鳍片105相邻。此外，在图9B中，偏移隔离物120在衬底掩埋氧化物100上方，但是在图9A中，在偏移隔离物120与衬底掩埋氧化物100之间存在鳍片105。
[0082]此外，图9B中所示的M0SFET160具有在侧壁硅化物131与栅极叠层侧壁145之间的距离140，该距离140先前结合图7B和步骤70 (硅化物形成)进行了描述。
[0083]参考图1OA和10B，在优选实施例中，MOSFET170也包括位于场硅化物130与衬底掩埋绝缘体100之间的外延合并场区域128。此处，在该优选实施例中，外延合并场区域128存在是因为在步骤70的硅化物形成期间并未消耗掉所有的外延合并场区域128。典型地，外延合并隔离物区域129具有厚度150，厚度150大于外延合并场区域128的厚度155。外延合并隔离物区域129的厚度150和外延合并场区域128的厚度155先前结合步骤70以及图7A和7B进行了讨论。
[0084]在MOSFET的实施例160或170中，应力衬里135位于场硅化物130上方并且优选位于栅极叠层上方，该栅极叠层包括金属栅极115和高k层110。
[0085]参考图10A，MOSFET170还可以被描述为具有源极(122)/和漏极(123)。在鳍片105合并以形成外延合并层105’之后，在步骤40中形成源极和漏极。结果，源极/漏极(122/123)包括外延合并场区域128以及外延合并隔离物区域129。尽管在图1OA中未这样绘出，但是本领域技术人员将认识到源极/漏极(122/123)的一部分也可以在偏移隔离物120下方延伸。源极/漏极(122/123)甚至可以在栅极叠层下方延伸，尤其是如果进行了步骤30中描述的延伸注入。鳍片105在源极/漏极122/123之间的并且靠近高k层110的区域被称为沟道180。沟道位置(意味着其长度)可以根据掺杂而变化，因此，在图1OA中，沟道由鳍片105顶部处的箭头以及附图标记180表示。在沟道上方是栅极叠层，其包括高k层110和金属栅极115。最后，由于源极源极/漏极(122/123)包括外延合并场区域128和外延合并侧壁127，可以说硅化物层(包括场硅化物130和侧壁硅化物131)位于源极和漏极上，其中硅化物层的一部分(侧壁硅化物131)垂直于沟道。尽管参考图1OA描述了源极/漏极(122/123)和沟道，但是相同的概念适用于图9A。
[0086]凹陷外延合并层的优点是，与其它3D MOSFET相比，应力衬里更靠近合并的鳍片/源极漏极区域的底部并且因此更靠近晶体管的沟道。衬里与沟道的更加紧密的靠近，使得与非凹陷3D器件相比，应力向着沟道的转移得到改善并且改善了器件性能。特别是，在相同的泄漏电流(“1ff”)下，本发明制造的器件的性能可以比在没有凹陷外延合并层和应力衬里的情况下制造的非平面器件好10-25%。结果，本发明使得MOSFET能够以高速运行而不消耗太多电能。
[0087]本发明的实施例中的外延合并区域的另一优点是可以故意地形成硅化物的垂直条。该垂直硅化物相对于晶片表面是垂直的，意味着其垂直于晶片表面。由于是垂直的，硅化物也形成在沟道的平面中，并且因此减小扩展(spreading resistance)。扩展电阻是载流子在行经源极或漏极区域时经历的电阻，并且通常为200-300ohm-Um，然而，在本发明中，电阻减小 50-100ohm-um。
[0088]使用虚设隔离物的本发明的实施例的另外的优点是，由于在源极/漏极离子注入之后形成虚设隔离物，在随后的硅化步骤中栅极被遮挡而不受可能的硅化物侵蚀。对于最小化与栅极短路的概率，硅化物侵蚀的控制是重要的；因此，虚设隔离物加宽了鳍片FET制造的工艺窗口。
[0089]在本发明的另一个优点中，由于PC-到-外延边缘电容降低，有效切换电容(CefT)减小。外延-边缘电容是指栅极与外延Gpi)膜之间的电容性耦合。在3D器件的情况下，电容性耦合是尤其严重的，因为在鳍片之间存在有限的“死”空间。在鳍片之间的死空间被栅极材料覆盖的地方，寄生电容增加。寄生电容增加是因为在鳍片与外延外部之间的空间内的栅极材料之间存在有限的栅极-到外延电容(即，在鳍片与外延之间的空间中的栅极材料被(一个或多个)隔离物分开)。减小这种寄生电容的结构将有助于显著减轻3-D结构电容惩罚。通过使外延合并区域凹陷，寄生电容减小降低在10-20%的范围内。
[0090]尽管已经参考当前被认为是优选实施例的内容描述的本发明，但是应当理解本发明不限于所公开的实施例。相反，本发明旨在覆盖包含在所附权利要求的精神和范围内的各种修改和等效布置。特别地，使用(或不使用)偏移隔离物、使用(或不使用)升高的源极漏极以及凹陷的完全或部分再填充都在本说明书的范围内。以下权利要求的范围应当与广为人知的解释相一致以便包含该这些修改和等效结构和功能。
【权利要求】
1.一种制造MOSFET的方法，包括: 提供具有多个鳍片的衬底； 在所述衬底之上形成栅极叠层，其中所述栅极叠层具有至少一个侧壁； 与所述栅极叠层侧壁相邻地形成偏移隔离物； 生长外延膜，所述外延膜合并所述鳍片以形成外延合并层； 与所述偏移隔离物的至少一部分相邻地形成虚设隔离物； 去除所述外延合并层的一部分以形成外延合并侧壁和外延合并隔离物区域； 用所述外延合并侧壁形成硅化物以形成侧壁硅化物；以及 在所述衬底之上沉积应力衬里。
2.根据权利要求1所述的方法，其中，去除所述外延合并层的一部分的所述步骤也形成外延合并场区域。
3.根据权利要求2所述的方法，还包括: 用所述外延合并场区域形成硅化物以形成场硅化物。
4.根据权利要求1所述的方法，其中，所述侧壁硅化物具有从约5nm到约50nm的高度。
5.根据权利要求1所述的方法，还包括: 利用掺杂剂对所述鳍片进行注入以在所述偏移隔离物下方形成掺杂的延伸。
6.根据权利要求1所述的方法，还包括: 利用掺杂剂对所述外延合并层进行注入以产生源极和漏极。
7.一种 MOSFET，包括: 具有多个鳍片和掩埋绝缘体区域的衬底； 在所述掩埋绝缘体区域之上的栅极叠层，其中所述栅极叠层具有至少一个侧壁； 与所述栅极叠层侧壁相邻的偏移隔离物； 与所述偏移隔离物的至少一部分相邻的虚设隔离物； 在所述绝缘体区域之上并在所述虚设隔离物之下的外延合并隔离物区域； 在所述掩埋绝缘体区域之上的场硅化物；以及 在所述场硅化物之上的应力衬里。
8.根据权利要求7所述的M0SFET，还包括: 外延合并侧壁，其中所述外延合并侧壁是所述外延合并隔离物区域的侧壁。
9.根据权利要求8所述的M0SFET，还包括: 利用所述外延合并侧壁形成的侧壁硅化物。
10.根据权利要求9所述的M0SFET，其中，所述侧壁硅化物具有从约5nm到约50nm的高度。
11.根据权利要求9所述的M0SFET，其中，所述侧壁硅化物与所述栅极叠层侧壁之间的距离为约1nm到约50nm。
12.根据权利要求7所述的M0SFET，其中，所述外延合并隔离物区域与所述偏移隔离物相邻。
13.根据权利要求7所述的M0SFET，还包括: 位于所述场硅化物与所述掩埋绝缘体区域之间的外延合并场区域，其中所述外延合并隔离物区域的厚度大于所述外延合并场区域的厚度。
14.根据权利要求7所述的MOSFET，其中，所述外延合并隔离物区域具有从约1nm到约80nm的厚度。
15.根据权利要求7所述的MOSFET，其中，所述外延合并场区域具有为约5nm到约30nm的厚度。
16.根据权利要求7所述的MOSFET，其中，所述应力衬里位于所述栅极叠层之上。
17.根据权利要求7所述的MOSFET，其中，所述多个鳍片之一的一部分位于所述绝缘体区域与所述栅极叠层之间。
18.根据权利要求9所述的MOSFET，其中，所述偏移隔离物位于所述鳍片部分之上。
19.根据权利要求9所述的MOSFET，其中，所述外延合并隔离物区域与所述鳍片部分相邻。
20.一种 MOSFET，包括: 源极； 漏极； 栅极叠层，其夹置在所述源极和所述漏极之间； 沟道，其位于所述栅极叠层之下并且夹置在所述源极和所述漏极之间； 位于所述源极和漏极上的硅化物层，其中所述硅化物层的一部分垂直于所述沟道；以及 位于所述栅极叠层和所述衬底之上的应力衬里。
【文档编号】H01L27/088GK104247016SQ201280062604
【公开日】2014年12月24日 申请日期:2012年11月1日 优先权日:2011年12月20日
【发明者】V·S·巴斯克, 卜惠明, E·莱奥班顿, T·E·斯坦德尔特, 典洪 山下, 叶俊呈 申请人:国际商业机器公司