制造垂直平面功率mosfet的方法和制造沟槽栅极功率mosfet的方法

专利名称：制造垂直平面功率mosfet的方法和制造沟槽栅极功率mosfet的方法
制造垂直平面功率MOSFET的方法和制造沟槽栅极功率MOSFET的方法相关申请的交叉引用将2012年I月25日提交的日本专利申请N0.2012-013030的公开内容(包括说明书、附图以及摘要)通过参考全部并入在本申请中。
背景技术：
本发明涉及在应用于半导体器件(或者半导体集成电路器件)(诸如垂直平面功率MOSFET或者沟槽栅极M0SFET)以及制造半导体器件的方法中的器件结构和器件制造技术时有效的技术。日本未经审查的专利公开N0.2007-173783 (专利文献I)或者与其对应的美国专利公开N0.7，928，470 (专利文献2)公开了一种技术，在该技术中，在基于硅的垂直平面功率MOSFET中，P.型体区(沟道区)通过外延生长被形成在超结(super junction)漂移区的整个表面上方。此外，日本未经审查的专利公开N0.2008-283151 (专利文献3)或者与其对应的美国专利公开N0.2011-136308 (专利文献4)公开了一种技术，在该技术中，在基于硅的沟槽功率MOSFET中，P型体区(沟道区)通过外延生长被形成在超结漂移区域的整个表面上方。[现有技术文献][专利文献][专利文献I]日本未经审查 的专利公开N0.2007-173783[专利文献2]美国专利公开N0.7,928,470[专利文献3]日本未经审查的专利公开N0.2008-283151[专利文献4]美国专利公开N0.2011-136308

发明内容
在含有具有超结结构的漂移区的超结功率MOSFET的制造步骤中，在形成超结结构之后，典型地执行引入体区等以及与其有关的热处理。然而，在其过程中，包括在超结结构内的P型柱(column)区等中的每一个中的掺杂剂被扩散，从而导致分散的(scattered)掺杂分布。这引起诸如在漏极与源极之间施加反向偏压时的击穿电压的劣化以及导通电阻的增大之类的问题。已经实现本发明来解决这种问题。本发明的一个目的在于提供用于半导体器件的高度可靠的制造过程。根据本说明书和附图中的陈述，本发明的以上和其它目的以及新颖的特征将变得清晰。以下是对在本申请中公开的本发明的代表性方面的简短描述。也就是说，根据本申请中公开的本发明的一个方面，在制造基于硅的垂直平面功率MOSFET的方法中，形成沟道区的体区是通过选择性外延生长来形成的。以下是对根据在本申请中公开的本发明的代表性方面获得的效果的简短描述。也就是说，在制造基于硅的垂直平面功率MOSFET的方法中，形成沟道区的体区是通过选择性外延生长来形成的。这能够使包括在超结结构内的P型柱区等中的掺杂分布变陡峭。


图1是用于示出作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET的芯片布局的半导体芯片的整个上表面的视图；图2为图1的单元(cell)部分的部分切出的区域Rl的放大平面图；图3为与图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图；图4为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(生长N_型硅外延层的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道(pre-channel)处理)；图5为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型柱填充的沟槽的 步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图6为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(用于埋入P型柱的Si外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)；图7为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(在埋入P型柱之后的平坦化的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图8为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型体区填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图9为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图10为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长之后的平坦化的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图11为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成栅极电极的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);
图12为与图2的单元部分的部分切出的区域R2的W截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)；图13为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成层间绝缘膜的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图14为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成接触沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图15为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入P+型体接触区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)；图16为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成源极金属电极等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理);图17为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成栅极绝缘膜等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片(wafer)处理的变型(先栅极处理)；图18为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(栅极电极处理的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)；

图19为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成表面氧化物膜等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理);图20为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型体区填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)；图21为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)；图22为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)；图23为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(去除用于引入N+型源极区的抗蚀剂膜的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)；图24为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(生长第一层N_型硅外延层的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法);
图25为与图2的单元部分的部分切出的区域R2的W截面对应的制造步骤期间的(将硼离子多阶段(stage)注入到第一层N—型硅外延层中的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法);图26为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(将硼离子多阶段注入到第二层K型硅外延层等中的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；图27为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(将硼离子多阶段注入到第三层N_型硅外延层等中之后激活退火的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；图28为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型体区填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；图29为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；图30为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长之后的平坦化的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；

图31为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成栅极电极的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法);图32为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；图33为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成层间绝缘膜的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法);图34为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成接触沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法);图35为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入P+型体接触区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)；图36为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成源极金属电极等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法);
图37为与图3对应的图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道区的结构有关的变型I (P型体碳掺杂)；图38为与图3对应的图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2(源极碳掺杂)；图39为与图3对应的图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道和源极区的结构有关的变型I(P型体&源极碳掺杂)；图40为与图3对应的图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2(源极碳掺杂)对应的剂量处理的变型(碳团簇(cluster)注入)；图41为与图2对应的图1的单元部分的部分切出的区域Rl的放大平面图，其用于示出作为本发明的另一实施例的半导体器件的制造方法中的目标器件的示例的沟槽栅极功率MOSFET ；图42为与图41的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图(对应于图3)；图43为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成漂移区中的超结结构的步骤的)器 件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图44为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(P型体区的外延生长的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图45为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成要用栅极电极填充的沟槽的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图46为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成栅极绝缘膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图47为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(沉积栅极多晶硅膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图48为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(处理栅极多晶硅膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；
图49为与图41的单元部分的部分切出的区域R2的截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图50为与图41的单元部分的部分切出的区域R2的截面对应的制造步骤期间的(沉积表面氧化物膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图51为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(刻蚀半导体衬底的表面的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图52为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成SiGe体接触区的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图53为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成源极金属电极的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图54为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成金属漏极电极的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理；图55为与图50对应的图41的单元部分的部分切出的区域R2的截面对应的制造步骤期间的(沉积表面氧化物膜和引入SiGe区的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的与形成SiGe区的方法有关的变型(离子注入方法)；图56是用于 与前述的实施例(包括各种变型)中的每一个有关的晶片的晶面取向等的不例(凹口(notch) <110>取向)有关的补充说明的晶片等的总体顶视图等；以及图57是用于与前述的实施例(包括各种变型)中的每一个有关的晶片的晶面取向等的另一不例(凹口〈100〉取向)有关的补充说明的晶片等的总体顶视图等。
具体实施例方式〈实施例的概述〉首先，将描述在本申请中公开的发明的代表性的实施例的概述。1、在一种制造垂直平面功率MOSFET的方法中，所述垂直平面功率MOSFET包括:(a)具有第一主表面和第二主表面的基于硅的半导体衬底；(b)具有超结结构的漂移区，在所述超结结构中交替地且重复地形成在半导体衬底中设置的第一导电类型的柱区和第二导电类型的柱区；(C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中；(d)金属漏极电极，设置在半导体衬底的第二主表面上方；(e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中；(f)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中；(g)栅极电极，隔着栅极绝缘膜设置在半导体衬底的第一主表面上方；以及
(h)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接。制造垂直平面功率MOSFET的所述方法包括以下步骤:(xl)在第一导电类型的基于硅的晶片的顶表面侧形成超结结构；(x2)形成要用体区填充的沟槽，以用于将体区埋入超结结构的表面；以及(x3 )通过选择性外延生长来填充要用体区填充的沟槽。2、在根据第I条所述的制造垂直平面功率MOSFET的方法中，体区具有掺杂有碳的区域。3、在根据第I条或第2条所述的制造垂直平面功率MOSFET的方法中，源极区具有掺杂有碳的区域。4、在根据第I 一 3条中的任一条所述的制造垂直平面功率MOSFET的方法中，第二导电类型的柱区被掺杂有锗或者碳。5、在根据第I 一 4条中的任一条所述的制造垂直平面功率MOSFET的方法中，用于选择性外延生长的生长温度的范围从600°C到900°C。6、在根据第3 - 5条中的任一条所述的制造垂直平面功率MOSFET的方法中，通过选择性外延生长来形成源极区的掺杂有碳的区域。7、在根据第3 - 5条中的任一条所述的制造垂直平面功率MOSFET的方法中，通过团簇碳的离子注入来形成源极区的掺杂有碳的区域。8、在一种制造沟槽栅极功率MOSFET的方法中，所述沟槽栅极功率MOSFET包括:(a)具有第一主表面和第二主表面的半导体衬底；(b)具有超结结构的漂移区，在所述超结结构中交替地形成在半导体衬底中设置的第一导电类型的多个柱区中的每一个和第二导电类型的多个柱区中的每一个；(C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中；(d)金属漏极电极，设置在半导体衬底的第二主表面上方；(e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中；(f)从各具有第一导电类型的多个柱区中的每一个柱区内延伸通过体区并且到达半导体衬底的第一主表面的沟 槽；(g)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中；(h)沟槽栅极电极，隔着栅极绝缘膜设置在沟槽中；(i)第二导电类型的SiGe外延区，设置为靠近半导体衬底的第一主表面以便与沟槽栅极电极相对，在SiGe外延区与沟槽栅极电极之间插入有体区；以及(j)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接。制造沟槽栅极功率MOSFET的所述方法包括以下步骤:(xl)在第一导电类型的基于硅的晶片的顶表面侧形成超结结构；(x2)在基于硅的晶片的顶表面侧的超结结构上方形成第二导电类型的体区；(x3)在体区中形成要用SiGe外延区填充的沟槽，以便在要用SiGe外延区填充的沟槽与沟槽栅极电极之间留下体区；以及(x4)通过选择性外延生长来填充要用SiGe外延区填充的沟槽。9、在根据第8条所述的制造沟槽栅极功率MOSFET的方法中，第二导电类型的每一个柱区被掺杂有锗或者碳。10、在一种制造沟槽栅极功率MOSFET的方法中，所述沟槽栅极功率MOSFET包括:Ca)具有第一主表面和第二主表面的半导体衬底；(b)具有超结结构的漂移区，在所述超结结构中交替地形成在半导体衬底中设置的第一导电类型的多个柱区中的每一个和第二导电类型的多个柱区中的每一个；(C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中；(d)金属漏极电极，设置在半导体衬底的第二主表面上方；(e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中；(f)从各具有第一导电类型的多个柱区中的每一个柱区内延伸通过体区并且到达半导体衬底的第一主表面的沟槽；(g)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中；(h)沟槽栅极电极，隔着栅极绝缘膜设置在沟槽中；(i)第二导电类型的SiGe半导体区，设置为靠近半导体衬底的第一主表面以便与沟槽栅极电极相对，在SiGe半导体区与沟槽栅极电极之间插入有体区；以及(j)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接。制造沟槽栅极功率MOSFET的所述方法包括以下步骤:(Xl)在第一导电类型的基于硅的晶片的顶表面侧形成超结结构；(x2)在基于硅的晶片的顶表面侧的超结结构上方形成第二导电类型的体区；(x3)在体区的表面中形成源极区；以及(x4)通过离子注入在体区的一部分中形成SiGe半导体区，以便在SiGe半导体区和沟槽栅极电极之间留下体区。11、在根据第10条所述的制造沟槽栅极功率MOSFET的方法中，第二导电类型的每一个柱区被掺杂有锗或者碳。12、一种垂直平面功率MOSFET包括:(a)具有第一主表面和第二主表面的基于硅的半导体衬底；(b)具有超结结构的漂移区，在所述超结结构中交替地且重复地形成在半导体衬底中设置的第一导电类型的柱区和第二导电类型的柱区；(c)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中；(d)金属漏极电极，设置在半导体衬底的第二主表面上方；(e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中；(f)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中；(g)栅极电极，隔着栅极绝缘膜设置在半导体衬底的第一主表面上方；以及(h)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接。这里，体区是通过选择性外延生长形成的。13、在根据第12条所述的垂直平面功率MOSFET中，体区具有掺杂有碳的区域。14、在根据第12条 或第13条所述的垂直平面功率MOSFET中，源极区具有掺杂有碳的区域。15、在根据第12 - 14条中的任一条所述的垂直平面功率MOSFET中，第二导电类型的柱区被掺杂有锗或者碳。16、在根据第14条或第15条所述的垂直平面功率MOSFET中，通过选择性外延生长来形成源极区的掺杂有碳的区域。17、在根据第14条或第15条所述的垂直平面功率MOSFET中，通过团簇碳的离子注入来形成源极区的掺杂有碳的区域。18、一种沟槽栅极功率MOSFET包括:(a)具有第一主表面和第二主表面的半导体衬底；(b)具有超结结构的漂移区，在所述超结结构中交替地形成在半导体衬底中设置的第一导电类型的多个柱区中的每一个和第二导电类型的多个柱区中的每一个；(C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中；(d)金属漏极电极，设置在半导体衬底的第二主表面上方；(e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中；(f)从各具有第一导电类型的多个柱区中的每一个柱区内延伸通过体区并且到达半导体衬底的第一主表面的沟槽；(g)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中；(h)沟槽栅极电极，隔着栅极绝缘膜设置在沟槽中；(i)第二导电类型的SiGe外延区，设置为靠近半导体衬底的第一主表面以便与沟槽栅极电极相对，在SiGe外延区与沟槽栅极电极之间插入有体区；以及(j)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接。19、在根据第18条所述的沟槽栅极功率MOSFET中，SiGe外延区是通过选择性外延生长形成的。20、在根据第18条所述的沟槽栅极功率MOSFET中，SiGe外延区是通过将Ge离子注入体区中形成的。〈本申请中的描述形式、基本术语及其用法的说明>1、在本申请中，如果必要的话，为了方便起见，实施例的描述可以使得实施例在其描述中被分成多个节。然而，除非特别地明确地描述否则它们决不彼此无关或者彼此不同，并且单个示例的独立部分中的一个为其它的部分或者整个的细节、变体等。原则上，将省略相似的部分的重复描述。除非特别地明确地描述，否则实施例中的每一个组成元件不是必不可少的，除非该组成元件理论上被限制于给定数量，或者除非从上下文中很明显该组成元件为必不可少的。此外，在本申请中，在提到“半导体器件”时，它主要指的是各种独立的晶体管(有源元件)或者在其中电阻器、电容器等被集成在半导体芯片等(例如，单晶硅衬底)上的这种独立的晶体管周围的器件。可以示出的各种晶体管的代表性的示例包括由MOSFET(金属氧化物半导体场效应晶体管)代表的MISFET (金属绝缘体半导体场效应晶体管)。可以示出的各种独立的晶体管的代表性的示例包括功率MOSFET和IGBT (绝缘栅双极晶体管)。这些代表性的示例通常被分类为功率半导体器件，并且不仅包括功率MOSFET和IGBT，而且包括双极型功率晶体管、晶闸管(thyristor)、功率二极管等。功率MOS FET的代表性的形式是其顶表面上有源极电极且其背表面上有漏极电极的双扩散的垂直功率M0SFET、或者垂直功率M0SFET。双扩散的垂直功率MOSFET或者垂直功率MOSFET可以主要被分类为两种类型。第一种类型是在实施例中主要描述的平面栅极类型。第二种类型是沟槽栅极类型，诸如U-M0SFET。功率MOSFET的另一示例是LD-M0SFET (横向扩散的M0SFET)。2、同样地，即使在实施例的描述等中诸如“X由A组成”这样的措词与材料、成分等相联系地使用时，它也不排除包含除A以外的元素作为其主要组成元素之一的材料、成分等，除非特别地明确地描述，或者除非从上下文中很明显它排除这种材料、成分等。例如，在提到成分时，该措辞意指“X包含A作为主要成分”等。应当明白，即使在提到例如“硅部件”等时，它也不限于纯硅，并且还包括包含SiGe合金、包含硅作为主要成分的另一多元素合金、另一添加剂等的部件。同样地，还应该明白，即使在提到“硅氧化物膜”、“基于硅氧化物的绝缘膜”等时，它也不仅包括相对纯的无掺杂的二氧化硅，而且包括FSG (氟硅酸盐玻璃)、基于TEOS的硅氧化物、SiOC(硅碳氧化物)、掺杂碳的硅氧化物、OSG(有机硅酸盐玻璃)、PSG (磷硅玻璃)、BPSG (硼磷硅玻璃)等的热氧化膜、CVD氧化物膜、涂敷的硅氧化物(诸如SOG (旋涂式玻璃)或者NCS (纳米团簇硅石))、通过将空隙(void)引入如上所述的相同的部件中而获得的基于硅石的低k绝缘膜(多孔的绝缘膜)、具有包含上述的这些中的任何一个作为其主要组成元素的另一基于硅的绝缘膜的复合膜、等等。
作为在半导体领域中与基于硅氧化物的绝缘膜一道普通使用的基于硅的绝缘膜，存在基于硅氮化物的绝缘膜。属于该系统的材料包括SiN、SiCN、SiNH、SiCNH等。这里，在提到“硅氮化物”时，除非特别地明确地描述，否则它包括SiN和SiNH两者。同样地，在提到“SiCN”时，除非特别地明确地描述否则它包括SiCN和SiCNH两者。SiC具有与SiN类似的特性，而在大多数情况下，SiON宁愿被分类为基于硅氧化物的绝缘膜。3、同样地，还应当明白，虽然与图形、位置、属性等关联地示出了优选的示例，但是图形、位置、属性等不被严格地限制于其，除非特别地明确地描述或者除非从上下文中很明显图形、位置、属性等被严格地限制于其。4、此外，在提到具体的数值或者数值量时，除非特别地明确地描述，否则它可以是大于或小于该具体的数值的值，除非该数值理论上被限制于给定数，或者除非从上下文中很明显该数值被限制于给定数。5、当提到“晶片”时，它典型地指的是上方形成有半导体器件(对于半导体集成电路器件或者电子器件同样)的单晶硅晶片，但是应当明白，“晶片”也包括绝缘衬底和半导体层等的复合晶片，诸如外延晶片、SOI衬底或者LCD玻璃衬底。当在本申请中提到“单晶区域”等时，它被假定为包括外延区，除非特别地明确地描述或者除非它显然不包括。6、关于功率MOSFET等中的漂移区，出于避免由有关技术的硅限制设置的制约以便实现具有低导通电阻等的高击穿电压FET的目的，已经引入超结结构，该超结结构在漂移区(主电流路径)中交替地具有相对高掺杂的厚板(slab)状的N型柱区和P型柱区。引入超结结构的方法被大致分成三种类型的方法，即，多次外延方法、沟槽绝缘膜埋入方法和沟槽填充方法(沟槽填 充方法、自动填充方法或者沟槽外延填充方法)。在它们之中，在其中外延生长和离子注入被重复多次的多次外延方法具有高处理/设计灵活性，并且因此具有复杂的处理步骤，导致高成本。在沟槽绝缘膜埋入方法中，在执行到沟槽中的倾斜的离子注入之后，用CVD (化学气相沉积)绝缘膜填充沟槽。沟槽绝缘膜埋入方法在处理方面简单，但是在由沟槽的面积引起的面积方面是不利的。相反，沟槽填充方法由于对用于填充外延生长的生长条件的约束而具有相对低的处理/设计灵活性，但是具有简单的处理步骤的优点。一般，超结结构为这样以使得，已经将相反的导电类型的柱状的或者板(plate)状的柱区基本上等距离地插入到给定导电类型的半导体区中，以便维持电荷平衡。在本申请中，当提到通过沟槽填充方法形成的“超结结构”时，它指的是，原则上，在其中已经将相反的导电类型的板状的“柱区”(其典型地被成形为像平板一样，但是也可以是成曲线的或者弯曲的)基本上等距离地插入到给定导电类型的半导体区中以便维持电荷平衡的结构。在实施例中，将描述通过在N型半导体层(例如，漂移区)中平行地等距离地放置P型柱而形成的结构。关于超结结构，“取向”表示当与芯片的主表面相应地二维地观看P型柱或者N型柱时(在与芯片或者晶片的主表面平行的平面中)包括在超结结构内的P型柱或者N型柱的纵向方向。注意，超结结构不仅可以被应用于功率M0SFET，而且可以在基本上没有改变的情况下或者在具有必要的更替的情况下被应用于一般功率半导体器件中的漂移区(可替代地，与其对应的区域或者主电流路径)。7、在本申请中，当由(100)等示出晶面时，它被假定为包括与其等同的晶面。同样地，当由〈100〉、<110>等示出晶向时，它被假定为包括与其等同的晶向。[实施例的细节]将更详细地描述实施例。在每个附图中，相同的或者相似的部件由相同的或者类似的标记或者附图标记指定，并且原则上不会重复其描述。在附图中，当阴影线等导致复杂的图示时或者当在要被画阴影线的部分与未用空间之间的区别明显时，即使在截面中阴影线等也可以被省略。与此相关，当从描述等中很明显该孔是二维地封闭的时等等，即使二维地封闭的孔也可以省略其背景轮廓。另一方面，即使在截面中未示出，除未用空间以外的部分也可以被画阴影线以便清楚地显示画阴影线的部分不是未用空间。注意，公开了包括对于具有超结结构的MOSFET添加碳等的填充外延技术的有关技术专利申请的其它示例包括:日本未经审查的专利公开N0.2011-146429 (日本申请的
公开日期是2011年7月28日)。1、作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等的描述(主要参见图1到3)这里，通过示例的方式，将具体地描述具有大约600V的源极-漏极击穿电压的器件。然而，应当明白，以下实施例还适用于具有其它击穿电压的器件。图1是用于示出作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET的芯片 布局的半导体芯片的整个上表面的视图。图2为图1的单元部分的部分切出的区域Rl的放大平面图。图3为与图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图。基于这些附图，将描述作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等。首先，基于图1和图2 (图1的单元部分的部分切出的区域R1)，将描述半导体芯片2的总体结构。如图1所示，在其中元件被形成在方形或矩形板状的基于硅的半导体衬底(其在被分成独立的芯片之前是晶片)上方的功率MOSFET元件芯片2中，位于其中心部分处的金属源极电极21占据主要面积。在金属源极电极21之下，存在其中交替地布置大量的带状栅极电极12 (栅极电极)和带状接触沟槽11 (每一个都延伸得足够地长于其宽度(或在其之间的间距))的重复带状器件图案区域，即，有源单元区域26。这里，单元区域26在基本上整个金属源极区21之下伸展，并且由虚线包围的部分Rl (单元部分的部分切出的区域Rl)是其一部分。在线状的单元区域26的外围上，存在用于将栅极电极12从外围引出到外部的栅极焊盘区域23。进一步在栅极焊盘区域23周围，设置铝保护环25。接下来，使用图2和图3，描述单元区域26 (图1)的详细结构。如图2和图3所示，在N+型Si单晶衬底区域Is上方，设置具有超结结构SJ的漂移区3。在漂移区3中，交替地形成各具有板状形状并且在与图2和图3的纸面垂直的方向上延伸的N型柱区NC和P型柱区PC。在该部分中，N型柱区NC用作N—型漂移区3n。注意，通过将碳或锗(具有阻止硼扩散的能力的元素)添加到P型柱区PC并且设置掺杂有碳或锗的P型柱区PCC，可以减少由热处理引起的杂质分布的分散，但是添加碳或锗不是强制性的。这里，作为添加的碳的浓度的优选的范围，可以通过示例的方式示出例如大约0.01到1.0at%的范围。此外，作为添加的锗的浓度或者锗的成分的优选的范围，可以通过示例的方式示出例如大约5到30at%的范围。这里，如果漂移区的击穿电压被假设为大约600V，则作为其优选的厚度，可以通过示例的方式示出例如大约45iim。作为每个N型柱区的优选的宽度，可以通过示例的方式示出例如大约6 ym。同样地，作为每个P型柱区的优选的宽度，可以通过示例的方式示出例如大约4iim。注意,N型柱区的每个侧表面的下部的内角(inner angle)典型地为88到90度。在漂移区3的上端部(靠近衬底上表面Ia)中，设置形成沟道区的P型体区6。在P型体区6中，设置N+型源极区15。设置P+型体接触区19以便和N+型源极区15接触。在半导体衬底2的器件表面Ia侧，隔着栅极绝缘膜7设置每个多晶硅栅极电极12。每个多晶硅栅极电极12被层间绝缘膜8覆盖。在层间绝缘膜8中，接触沟槽被形成并且用钨塞9(通常隔着Ti/TiN、TiW等的阻挡金属层)填充。在层间绝缘膜8上方，形成基于铝的金属源极电极21 (通常隔着Ti/TiN、TiW等的阻挡金属层)以便与钨塞9耦接。注意，如例如图42所示，还可以在没有插入钨塞9的情况下直接形成金属源极电极21。在基于铝的金属源极电极21上方，形成例如基于聚酰亚胺的绝缘膜10作为最后的钝化膜10。注意，在这里，示意性地示出与源极焊盘开口对应的最后的钝化膜10的开口，但是实际的源极焊盘开口更宽。最后的钝化膜10的优选的示例不仅包括聚酰亚胺树脂(基于聚酰亚胺的树脂)、BCB (苯并环丁烯)等的有机单层膜，而且包括:包含以从下到上的顺序示出的基于等离子体TEOS (正硅酸乙酯)的硅氧化物膜或者其它硅氧化物膜、硅氮化物膜、基于聚酰亚胺的树脂膜等的有机/无机复合的最后的钝化膜，包含以从下到上的顺序示出的硅氧化物膜、硅氮化物膜等的无机的最后的钝化膜，等等。另一方面，漂移区3的下端部用作N+型漏极区4 (S卩，N+型半导体衬底ls)，并且，在N+型漏极区4的背表面Ib侧，形成金属漏极电极5 (包括例如以离硅衬底的距离增大的顺序示出的Ti/Ni/Au 层)。如稍后将描述的，通过选择性外延生长来形成P型体区6。与通过包括离子注入、激活热处理等的典型的方法来形成P型体区6的情况对比，这可以防止包括在超结结构SG内的每个P型柱区PC等中的杂质分布被分散。2、本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的描述(主要参见图4到16)在该节中，将描述意图用于第I节中描述的器件结构的基于沟槽填充方法的制造方法的示例。图4为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(生长N_型硅外延层的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图5为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型柱填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图6为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(用于埋入P型柱的Si外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图7为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(在埋入P型柱之后的平坦化的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图8为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型体区填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图9为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图10为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长之后的平坦化的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图11为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成栅极电极的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图12为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图13为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成层间绝缘膜的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图14为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成接触沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图15为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入P+型体接触区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。图16为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成源极金属电极等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)。基于这些附图，将描述本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理。首先，如图4所示，制备半导体晶片1，在该半导体晶片I中，在掺杂有例如锑(具有例如IO18到IO1Vcm3量级的浓度)的N+型单晶硅衬底Is (其在这里为例如200 Φ晶片，但是晶片的直径还可以为150Φ、300Φ和450Φ中的任意一个)上方，形成掺杂有磷并且具有大约45 μ m的厚度的N型外延层Ie (具有例如大约1015/cm3量级的浓度的漂移区)(在击穿电压为大约600V的假定之下)。注意，N+型单晶硅衬底Is的厚度为例如大约500到1000 μ mD接下来，如图5所示，在半导体晶片I的器件表面Ia (与背表面Ib相对的主表面)上方，形成用于形成要用由例如P-TEOS (等离子体正硅酸乙酯)等制成的P型柱填充的沟槽的硬掩模17 (注意，还可以通过在没有使用硬掩模的情况下使用抗蚀剂作为掩模来形成沟槽)。接下来，通过使用用于形成要用P型柱填充的沟槽的图案化的硬掩模17作为掩模，干法刻蚀(作为刻蚀气体，可以通过示例的方式示出基于SF6/02或者基于HBr/Cl的气体)N型外延层Ie等以便形成要用P型柱填充的沟槽16。随后，通过使用例如用于硅氧化物膜的基于氟酸的刻蚀剂来去除不再需要的硬掩模膜17。接下来，如图6所示，对于要用P型柱填充的沟槽16执行填充外延生长，以便形成用于埋入的P型柱的P型Si外延层18 (具有例如大约IO1Vcm3量级的浓度)。可以示出的用于填充外延生长的条件的示例包括:沉积室中的5kPa到IlOkPa的气压、900到1100°C的沉积温度、DCS (即，二氯甲硅烷)的硅源气体、氢氯化物的刻蚀剂气体以及乙硼烷的硼掺杂剂源气体。注意，当要形成掺杂有锗或者碳的P型柱区PCC时，根据碳和锗中的哪一种要被添加到其来添加以下中的任意一个。也就是说，可以通过示例的方式示出例如MMS(单甲基硅烧(Monomethylsilane))的碳掺杂剂源气体和锗烧(monogerman)的锗掺杂剂源气体。接下来，如图7所示，通过平坦化步骤(例如，CMP (化学机械抛光))去除要用P型柱填充的沟槽16外部的用于嵌入的P型柱的P型Si外延层18，而使半导体晶片I的表面Ia平坦化。因此,形成P型柱区PC和N型柱区NC。注意，在这里，还可以不仅通过沟槽填充方法而且通过多次外延方法来形成如图7所示的超结结构。接下来，如图8所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于形成要用P型体区(诸如基于TEOS的硅氧化物膜)填充的沟槽的处理的硬掩模20。在这时候，用于形成要用P型体区填充的沟槽的处理的硬掩模20中的与沟槽对应的开口的宽度为例如大约I到2iim。接下来，通过使用用于形成要用P型体区填充的沟槽的处理的硬掩模20，通过例如干法刻蚀来形成要用P型体区填充的沟槽22(要用沟道区填充的沟槽)。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第一种方法，即，全干法刻蚀方法)，可以通过示例的方式示出包括以下第一和第二步骤的方法。也就是说，在第一步骤(I)中，通过各向异性干法刻蚀来将半导体衬底刻蚀掉例如大约I U m。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备，例如大约 4Pa的处理气压，例如作为200sccm、IOOsccm和70sccm的Ar、SF6和O2的气体条件、流量等，例如150W的ICP激励功率，例如20W的施加于台级的功率，等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。随后，在第二步骤(2)中，通过各向同性的干法刻蚀来将半导体衬底进一步刻蚀掉例如大约I Pm。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备，例如大约IOPa的处理气压，例如作为50sccm、IOOsccm和50sccm的Ar、CF4和O2的气体条件、流量等,例如80W的ICP激励功率，例如IOW的施加于台级的功率，等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第二种方法，即，干法&湿法刻蚀方法)，可以通过示例的方式示出包括以下第一和第二步骤的方法。也就是说，在第一步骤(I)中，通过各向异性干法刻蚀来将半导体衬底刻蚀掉例如大约lum。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备,例如大约4Pa的处理气压，例如作为200sccm、IOOsccm和70sccm的Ar、SF6和O2的气体条件、流量等，例如150W的ICP激励功率，例如20W的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。随后，在第二步骤(2)中，通过湿法刻蚀(各向同性刻蚀)来将半导体衬底进一步刻蚀掉例如大约I μ m。可以示出的刻蚀剂的优选的示例包括氟酸、硝酸、醋酸等的水溶液。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第三种方法，即，全湿法刻蚀方法)，可以通过示例的方式示出以下的方法。也就是说，通过使用包含KOH等的各向异性湿法刻蚀剂的各向异性湿法刻蚀的一个步骤来实现该方法。在该情况下，每个侧壁表现出在自身与水平面(与晶片的主表面平行的平面)之间具有54度角的(111)面。接下来，如图9所示，通过选择性外延生长来使要用P型体区填充的沟槽23中的每一个填充有硼掺杂的Si外延层。作为用于选择性外延生长的条件的优选的示例，可以示出以下。也就是说，处理温度为例如大约750到900°C (或者750到850°C )，处理气压为例如大约1.3kPa到IOlkPa,沉积时间为例如5到30分钟，并且例如H2、DCS (二氯甲硅烷)、HCl和B2H6的气体条件、流量等为大约10000到20000sccm、300到500sccm、300到800sccm、以及100到500sccm。注意，当存在其中要形成S1: C层的部分时,在该部分中进一步添加前述的丽S (单甲基硅烷)。流量被调节在例如大约50到lOOsccm的范围内，使得碳浓度为例如大约0.05at%到0.lat%。作为用于选择性外延生长的前体(precursor),还可以不仅使用DCS，而且使用TCS (三氯硅烷)。如果还考虑这些前体，则用于前述的选择性外延生长的温度的优选的范围为大约600到900°C (更优选地，大约650到850°C )。处理气压的优选的范围可以被调节为大约660Pa到大气压。接下来，如图10所示，通过平坦化步骤(例如，CMP)，去除整个用于形成要用P型体区填充的沟槽的 处理的硬掩模20以及P型Si选择性的外延层23的一部分。结果，P型Si选择性的外延层23用作P型体区(沟道区)6。接下来，如图11所示，在图10中示出的状态中，通过例如热氧化等将栅极绝缘膜7形成在晶片I的基本上整个器件表面Ia (第一主表面)上方。然后，在晶片I的基本上整个器件表面Ia上方的栅极绝缘膜7上方，通过例如CVD (化学气相沉积)沉积多晶硅膜12作为栅极电极材料等。然后，通过利用例如典型的光刻使多晶硅膜12和栅极绝缘膜7图案化，多晶硅膜12被处理为形成栅极电极12。然后，在晶片I的器件表面Ia和栅极电极12的表面(上表面和侧表面)上方，通过例如热氧化、CVD等沉积表面氧化物膜24。接下来，如图12所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于引入N+型源极区的抗蚀剂膜28，并且通过使用抗蚀剂膜28作为掩模，通过例如离子注入来将用于引入N+型源极区的抗蚀剂膜15引入到半导体区的表面区域中。其后，通过例如灰化等去除不再需要的用于引入N+型源极区的抗蚀剂膜15，并且随后执行激活退火。接下来，如图13所示，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如CVD沉积由基于硅氧化物的绝缘膜等形成的层间绝缘膜8。接下来，如图14所示，在层间绝缘膜8上方，通过例如典型的光刻来形成用于接触沟槽处理的抗蚀剂膜29 (注意，还可以使用硅氧化物膜、硅氮化物膜等的硬掩模)。然后，通过使用用于接触沟槽处理的抗蚀剂膜29作为掩模，接触沟槽11通过例如各向异性干法刻蚀被开口并且根据需要在半导体衬底中延伸。
接下来，如图15所示，通过例如离子注入将P+型体接触区19引入到每个接触沟槽11的底部处的半导体衬底的表面区域中。其后，通过例如灰化等去除用于接触沟槽处理的抗蚀剂膜29，并且随后执行激活退火。接下来，如图16所示，在层间绝缘膜8和每个接触沟槽11的基本上整个内表面上方，通过例如溅射沉积连续地沉积相对薄的(薄于稍后描述的钨膜)钛膜和氮化钛膜作为阻挡金属膜等。然后，在晶片I的基本上整个器件表面Ia上方的阻挡金属膜上方，通过例如CVD沉积钨膜以便填充接触沟槽11。然后，通过利用回刻处理或者CMP (化学机械抛光)去除接触孔11外部的阻挡金属膜和钨膜，用钨塞9填充接触沟槽11。然后，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如溅射沉积来沉积相对薄的(薄于稍后描述的基于铝的金属膜)阻挡金属膜(诸如钛膜、钛膜/氮化物膜、TiW膜等)。然后，在阻挡金属膜的基本上整个表面上方，通过例如溅射沉积来沉积基于铝的金属膜。然后，通过例如典型的光亥IJ，处理包括阻挡金属膜、基于铝的金属膜等的金属电极膜以便形成源极金属电极21等。然后，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如涂敷来沉积例如基于感光性的聚酰亚胺的绝缘膜作为最后的钝化膜10。然后，通过利用典型的光刻来处理基于感光性的聚酰亚胺的绝缘膜，最后的钝化膜10被形成为图案(可替代地，还可以通过使用基于非感光性的聚酰亚胺的绝缘膜来执行图案化)。注意，在这里，示意性地示出与源极焊盘开口对应的最后的钝化膜10的开口，但是实际的源极焊盘开口更宽。最后的钝化膜10的优选的示例不仅包括聚酰亚胺树脂(基于聚酰亚胺的树脂)、BCB (苯并环丁烯)等的有机单层膜，而且包括:包含以从下到上的顺序示出的基于等离子体TEOS (正硅酸乙酯)的硅氧化物膜或者其它硅氧化物膜、硅氮化物膜、基于聚酰亚胺的树脂膜等的有机/无机复合的最后的钝化膜，包含以从下到上的顺序示出的硅氧化物膜、硅氮化物膜等的无机的最后的钝化膜，等等。然后，晶片I的背表面Ib经受背面研磨(grinding)处理以便将晶片(具有大约500到1000 u m的原始厚度)的厚度减少到大约100到300 u m。然后，通过溅射沉积等来形成背表面金属电极5。可以不出的背表面金属电极5的配置的不例包括包含以离娃衬底Is的距离增大的顺序示出的 钛膜、镍膜、金膜等的膜。其后，通过切块(dicing)，晶片I被分割成独立芯片以便提供分立器件2 (半导体芯片)。3、本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)的描述(主要参见图17到23)在该节中，将描述与第2节中描述的制造方法不同的基于沟槽填充方法的另一示例。然而，应当明白，意图用于第I节中描述的器件结构的基于沟槽填充方法的制造方法不限于这两个示例，并且可以被进行各种修改。该变型涉及图8到12。由于使用图4 - 7以及图13 — 16描述的部分基本上不变，因此原则上下面仅仅给出对不同部分的描述。图17为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成栅极绝缘膜等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。图18为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(栅极电极处理的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。图19为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成表面氧化物膜等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。图20为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型体区填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。图21为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。图22为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。图23为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(去除用于引入N+型源极区的抗蚀剂膜的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。基于这些附图，将描述本发明的实施例的半导体器件的制造方法中的晶片处理的变型(先栅极处理)。接下来，如图17所示，在图7中示出的状态中，通过例如热氧化等将栅极绝缘膜7形成在晶片I的基本上整个器件表面Ia (第一主表面)上方。然后，在晶片I的基本上整个器件表面Ia上方的栅极绝缘膜7上方，通过例如CVD (化学气相沉积)沉积多晶硅膜12作为栅极电极材料等。然后，通过利用例如典型的光刻使多晶硅膜12和栅极绝缘膜7图案化，多晶硅膜12被处理为形成栅极电极12。然后，通过典型的光刻，在多晶硅膜12上方，形成用于栅极电极处理的抗蚀剂膜32。接下来，如图18所示，通过例如各向异性干法刻蚀来处理多晶硅膜12和栅极绝缘膜7，以便形成栅极电极12。其后，通过例如灰化等去除不再需要的用于栅极电极处理的抗蚀剂膜32。接下来，如图19所示，在晶片I的器件表面Ia和栅极电极12的表面(上表面和侧表面)上方，通过例如热氧化、CVD等沉积表面氧化物膜24。然后，通过例如典型的光刻，在晶片I的器件表面Ia侧上，形成用于形成要用P型体区填充的沟槽的处理的抗蚀剂膜20r。

接下来，如图20所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于形成要用P型体区(诸如基于TEOS的硅氧化物膜)填充的沟槽的处理的硬掩模20。在这时候，用于形成要用P型体区填充的沟槽的处理的硬掩模20中的与沟槽对应的开口的宽度为例如大约I到2μπι。接下来，通过使用用于形成要用P型体区填充的沟槽的处理的硬掩模20，通过例如干法刻蚀来形成要用P型体区填充的沟槽22(要用沟道区填充的沟槽)。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第一种方法，即，全干法刻蚀方法)，可以通过示例的方式示出包括以下第一和第二步骤的方法。也就是说，在第一步骤(I)中，通过各向异性干法刻蚀来将半导体衬底刻蚀掉例如大约I μ m。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备，例如大约4Pa的处理气压，例如作为200sccm、IOOsccm和70sccm的Ar、SF6和O2的气体条件、流量等，例如150W的ICP激励功率，例如20W的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。随后，在第二步骤(2)中，通过各向同性的干法刻蚀来将半导体衬底进一步刻蚀掉例如大约lym。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备，例如大约IOPa的处理气压，例如作为50sccm、IOOsccm和50sccm的Ar、CF4和O2的气体条件、流量等，例如80W的ICP激励功率，例如IOW的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR(电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第二种方法，即，干法&湿法刻蚀方法)，可以通过示例的方式示出包括以下第一和第二步骤的方法。也就是说，在第一步骤(I)中，通过各向异性干法刻蚀来将半导体衬底刻蚀掉例如大约Ιμπι。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备,例如大约4Pa的处理气压，例如作为200sccm、IOOsccm和70sccm的Ar、SF6和O2的气体条件、流量等，例如150W的ICP激励功率，例如20W的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。随后，在第二步骤(2)中，通过湿法刻蚀(各向同性刻蚀)来将半导体衬底进一步刻蚀掉例如大约I μ m。可以示出的刻蚀剂的优选的示例包括氟酸、硝酸、醋酸等的水溶液。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第三种方法，即，全湿法刻蚀方法)，可以通过示例的方式示出以下的方法。也就是说，通过使用包含KOH等的各向异性湿法刻蚀剂的各向异性湿法刻蚀的一个步骤来实现该方法。在该情况下，每个侧壁表现出在自身与水平面(与晶片的主表面平行的平面)之间具有54度角的(111)面。接下来，如图21所示，通过选择性外延生长使要用P型体区填充的沟槽23中的每一个填充有硼掺杂的Si外延层。作为用于选择性外延生长的条件的优选的示例，可以示出以下。也就是说，处理温度为例如大约750到900°C (或者750到850°C )，处理气压为例如大约1.3kPa到IOlk Pa,沉积时间为例如5到30分钟，并且例如H2、DCS (二氯甲硅烷)、HCl和B2H6的气体条件、流量等为大约10000到20000sccm、300到500sccm、300到800sccm、以及100到500sccm。注意，当存在其中要形成S1: C层的部分时,在该部分中进一步添加前述的丽S (单甲基硅烷)。流量被调节在例如大约50到lOOsccm的范围内，使得碳浓度为例如大约 0.05at% 到 0.lat%。接下来，如图22所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于引入N+型源极区的抗蚀剂膜28，并且通过使用抗蚀剂膜28作为掩模，通过例如离子注入来将用于引入N+型源极区的抗蚀剂膜15引入到半导体区的表面区域中。其后，通过例如灰化等去除不再需要的用于引入N+型源极区的抗蚀剂膜15，并且执行激活退火，如图23所示。其后，处理移到图13中示出的步骤，并且执行图13到16中示出的处理。4、本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)的描述(主要参见图24到36)在该节中，将描述意图用于第I节中描述的器件结构的基于多次外延方法的制造方法的示例。然而，意图用于第I节中描述的器件结构的基于多次外延方法的制造方法不限于这两个示例，并且可以被进行各种修改。该示例涉及与第2节的图4 一 7有关的处理的变型而其他基本上相同。将主要描述其中多次外延方法被应用于先沟道处理(第2节)的情况，但是应当明白，多次外延方法也类似地适用于先栅极处理(第3节)。图24为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(生长第一层N_型硅外延层的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图25为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(将硼离子多阶段注入到第一层N—型硅外延层中的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图26为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(将硼离子多阶段注入到第二层N—型硅外延层等中的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图27为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(将硼离子多阶段注入到第三层K型硅外延层等中之后激活退火的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图28为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成要用P型体区填充的沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图29为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图30为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(P型体区的选择性外延生长之后的平坦化的步骤的)器件截面图，其用于示出本发明的实施 例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图31为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成栅极电极的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图32为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图33为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成层间绝缘膜的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图34为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成接触沟槽的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图35为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(引入P+型体接触区的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。图36为与图2的单元部分的部分切出的区域R2的A-A'截面对应的制造步骤期间的(形成源极金属电极等的步骤的)器件截面图，其用于示出本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。基于这些附图，将描述本发明的实施例的半导体器件的制造方法(先沟道处理)中的晶片处理的变型(多次外延方法)。如图24所示，制备掺杂有例如锑(具有例如IO18到IO1Vcm3量级的浓度)的N+型单晶硅衬底Is(其在这里为例如200 Φ晶片，但是晶片的直径还可以为150 Φ ,300 Φ和450 Φ中的任意一个)。注意，N+型单晶硅衬底Is的厚度为例如大约500到1000 μ m。接下来，在N+型单晶娃衬底Is (半导体晶片I)的器件表面Ia (第一主表面)上方,形成掺杂有磷并且具有例如大约15 μ m的厚度的第一层f型硅外延层Iel (具有例如大约1015/cm3量级的浓度)(在击穿电压为大约600V的假定之下)。接下来，如图25所示，重复地执行到不同深度的例如硼离子等的离子注入以便引入多级硼离子注入区31。其后，根据需要执行表面平坦化。接下来，如图26所示，重复图24和图25中示出的处理例如大约三次，以便在第一层N_型硅外延层Iel上方连续地形成第二层N_型硅外延层le2 (具有例如1015/cm3量级的浓度)和第三层N_型硅外延层le3 (具有例如IO1Vcm3的量级的浓度)。结果，第一层N_型娃外延层le1、第二层N型娃外延层le2和第三层N型娃外延层le3,即,N型娃外延层Ie中的多级硼离子注入区31用作每个一体化的P型柱区PC。另一方面，没有P型柱区PC的部分用作N型柱区NC。接下来，如图27所示，执行引入的杂质的激活退火，并且根据需要执行表面平坦化。接下来，如图28所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于形成要用P型体区(诸如基于TEOS的硅氧化物膜)填充的沟槽的处理的硬掩模20。在这时候，用于形成要用P型体 区填充的沟槽的处理的硬掩模20中的与沟槽对应的开口的宽度为例如大约I到2μπι。接下来，通过使用用于形成要用P型体区填充的沟槽的处理的硬掩模20，通过例如干法刻蚀来形成要用P型体区填充的沟槽22(要用沟道区填充的沟槽)。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第一种方法，即，全干法刻蚀方法)，可以通过示例的方式示出包括以下第一和第二步骤的方法。也就是说，在第一步骤(I)中，通过各向异性干法刻蚀来将半导体衬底刻蚀掉例如大约I μ m。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备，例如大约4Pa的处理气压，例如作为200sccm、IOOsccm和70sccm的Ar、SF6和O2的气体条件、流量等，例如150W的ICP激励功率，例如20W的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。随后，在第二步骤(2)中，通过各向同性的干法刻蚀来将半导体衬底进一步刻蚀掉例如大约I μ m。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备，例如大约IOPa的处理气压，例如作为50sccm、IOOsccm和50sccm的Ar、CF4和O2的气体条件、流量等,例如80W的ICP激励功率，例如IOW的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第二种方法，即，干法&湿法刻蚀方法)，可以通过示例的方式示出包括以下第一和第二步骤的方法。也就是说，在第一步骤(I)中，通过各向异性干法刻蚀来将半导体衬底刻蚀掉例如大约Ιμπι。可以示出的用于刻蚀处理等的条件的优选的示例包括:使用高密度等离子体刻蚀设备(诸如ICP (感应耦合等离子体)刻蚀机)作为刻蚀设备,例如大约4Pa的处理气压，例如作为200sccm、IOOsccm和70sccm的Ar、SF6和O2的气体条件、流量等，例如150W的ICP激励功率，例如20W的施加于台级的功率，等等。注意，刻蚀设备还可以为ECR (电子回旋共振)刻蚀机(高密度等离子体刻蚀设备)或者其它形式的干法刻蚀机。然而，在使用高密度等离子体刻蚀设备的情况下，可以确保高选择性。随后，在第二步骤(2)中，通过湿法刻蚀(各向同性刻蚀)来将半导体衬底进一步刻蚀掉例如大约I μ m。可以示出的刻蚀剂的优选的示例包括氟酸、硝酸、醋酸等的水溶液。作为用于要用P型体区填充的沟槽的干法刻蚀方法的优选的示例(第三种方法，即，全湿法刻蚀方法)，可以通过示例的方式示出以下的方法。也就是说，通过使用包含KOH等的各向异性湿法刻蚀剂的各向异性湿法刻蚀的一个步骤来实现该方法。在该情况下，每个侧壁表现出在自身与水平面(与晶片的主表面平行的平面)之间具有54度角的(111)面。接下来，如图29所示，通过选择性外延生长使要用P型体区填充的沟槽23中的每一个填充有硼掺杂的Si外延层。作为用于选择性外延生长的条件的优选的示例，可以示出以下。也就是说，处理温度为例如大约750到900°C (或者750到850°C )，处理气压为例如大约1.3kPa到IOlkPa,沉积时间为例如5到30分钟，并且例如H2、DCS (二氯甲硅烷)、HC1和B2H6的气体条件、流量等为大约10000到20000sccm、300到500sccm、300到800sccm、以及100到500sccm。注意，当存在其中要形成S1: C层的部分时,在该部分中进一步添加前述的MMS (单甲基硅烷)。流量被调节在例如大约50到IOOsccm的范围内，使得碳浓度为例如大约 0.05at% 到 0.lat%。

接下来，如图30所示，通过平坦化步骤(例如，CMP)，去除整个用于形成要用P型体区填充的沟槽的处理的硬掩模20以及P型Si选择性的外延层23的一部分。结果，P型Si选择性的外延层23用作P型体区(沟道区)6。接下来，如图31所示，在图30中示出的状态中，通过例如热氧化等将栅极绝缘膜7形成在晶片I的基本上整个器件表面Ia (第一主表面)上方。然后，在晶片I的基本上整个器件表面Ia上方的栅极绝缘膜7上方，通过例如CVD沉积多晶硅膜12作为栅极电极材料等。然后，通过利用例如典型的光刻使多晶硅膜12和栅极绝缘膜7图案化，多晶硅膜12被处理为形成栅极电极12。然后，在晶片I的器件表面Ia和栅极电极12的表面(上表面和侧表面)上方，通过例如热氧化、CVD等沉积表面氧化物膜24。接下来，如图32所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于引入N+型源极区的抗蚀剂膜28，并且通过使用抗蚀剂膜28作为掩模，通过例如离子注入来将用于引入N+型源极区的抗蚀剂膜15引入到半导体区的表面区域中。其后，通过例如灰化等去除不再需要的用于引入N+型源极区的抗蚀剂膜15，并且随后执行激活退火。接下来，如图33所示，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如CVD沉积由基于硅氧化物的绝缘膜等形成的层间绝缘膜8。接下来，如图34所示，在层间绝缘膜8上方，通过例如典型的光刻来形成用于接触沟槽处理的抗蚀剂膜29 (注意，还可以使用硅氧化物膜、硅氮化物膜等的硬掩模)。然后，通过使用用于接触沟槽处理的抗蚀剂膜29作为掩模，接触沟槽11通过例如各向异性干法刻蚀被开口并且根据需要在半导体衬底中延伸。接下来，如图35所示，通过例如离子注入将P+型体接触区19引入到每个接触沟槽11的底部处的半导体衬底的表面区域中。其后，通过例如灰化等去除用于接触沟槽处理的抗蚀剂膜29，并且随后执行激活退火。接下来，如图36所示，在层间绝缘膜8和每个接触沟槽11的基本上整个内表面上方，通过例如溅射沉积连续地沉积相对薄的(薄于稍后描述的钨膜)钛膜和氮化钛膜作为阻挡金属膜等。然后，在晶片I的基本上整个器件表面Ia上方的阻挡金属膜上方，通过例如CVD沉积钨膜以便填充接触沟槽11。然后，通过利用回刻处理或者CMP (化学机械抛光)去除接触孔11外部的阻挡金属膜和钨膜，用钨塞9填充接触沟槽11。然后，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如溅射沉积来沉积相对薄的(薄于稍后描述的基于铝的金属膜)阻挡金属膜(诸如钛膜、钛膜/氮化物膜、TiW膜等)。然后，在阻挡金属膜的基本上整个表面上方，通过例如溅射沉积来沉积基于铝的金属膜。然后，通过例如典型的光亥IJ，处理包括阻挡金属膜、基于铝的金属膜等的金属电极膜以便形成源极金属电极21等。然后，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如涂敷来沉积基于感光性的聚酰亚胺的绝缘膜作为最后的钝化膜10。然后，通过利用典型的光刻来处理基于感光性的聚酰亚胺的绝缘膜，最后的钝化膜10被形成为图案(可替代地，还可以通过使用基于非感光性的聚酰亚胺的绝缘膜来执行图案化)。注意，在这里，示意性地示出与源极焊盘开口对应的最后的钝化膜10的开口，但是实际的源极焊盘开口更宽。最后的钝化膜10的优选的示例不仅包括聚酰亚胺树脂(基于聚酰亚胺的树脂)、BCB (苯并环丁烯)等的有机单层膜，而且包括:包含以从下到上的顺序示出的基于等离子体TEOS (正硅酸乙酯)的硅氧化物膜或者其它硅氧化物膜、硅氮化物膜、基于聚酰亚胺的树脂膜等的有机/无机复合的最后的钝化膜，包含以从下到 上的顺序示出的硅氧化物膜、硅氮化物膜等的无机的最后的钝化膜，等等。然后，晶片I的背表面Ib经受背面研磨处理以便将晶片(具有大约500到1000的原始厚度)的厚度减少到大约100到300 ym。然后，通过溅射沉积等来形成背表面金属电极5。可以示出的背表面金属电极5的配置的示例包括包含以离硅衬底Is的距离增大的顺序示出的钛膜、镍膜、金膜等的膜。其后，通过切块，晶片I被分割成独立芯片以便提供分立器件2 (半导体芯片)。5、与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道区的结构有关的变型I (P型体碳掺杂)的描述(主要参见图37)在该节中，将描述意图用于第I节中描述的器件结构的变型。第2-4节中的任一节基本上可适用于器件的制造方法。第5-8节的器件结构中的每一个的特性特征在于，P型体区6 (沟道区)或者N+型源极区15中的每个具有例如其掺杂有碳的部分。图37为与图3对应的图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道区的结构有关的变型I (P型体碳掺杂)。基于该附图，将描述与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道区的结构有关的变型I (P型体碳掺杂)。该示例的特征在于，如图37所示，与图3的结构相比，在每个P型体区6中设置P型体内碳掺杂区6c。当存在这种P型体内碳掺杂区6c时，实现阻止硼由于热处理而被扩散到外部的效果。因此，可以保持每个P型体区6中的陡峭的杂质分布。结果，还可以抑制导通电阻的增大。碳掺杂的量的优选的范围为例如大约0.01到lat%(更优选地，大约0.05到 0.5at%)。注意，在制造方法方面，在其间添加碳的时段可以被适当地设置在图9中示出的选择性生长的中途(相对早期)。6、与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2 (源极碳掺杂)的描述(主要参见图38)在该节中，将描述意图用于第I节中描述的器件结构的另一变型。第2-4节中的任一节基本上可适用于器件的制造方法。图38为与图3对应的图2的单元部分的部分切出的区域R2的截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2(源极碳掺杂)。基于该附图，将描述与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2 (源极碳掺杂)。该示例的特征在于，如图3 8所示，与图3的结构相比，在每个N+型源极区15中设置一个N+型源内碳掺杂区15c。当存在这种N+型源内碳掺杂区15c时，晶格常数在该部分中减小，使得拉伸应力作用在沟道部分上以便增大电子的迁移率。结果，导通电阻降低。碳掺杂的量的优选的范围为例如大约0.1到lat% (更优选地，大约0.3到0.5at%)。注意，在制造方法方面，在其间添加碳的时段可以被适当地设置在图9中示出的选择性生长的中途(相对早期)。7、与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道和源极区的结构有关的变型I (P型体&源极碳掺杂)的描述(主要参见图39)在该节中，将描述意图用于第I节中描述的器件结构的变型，其为与第5和6节的各个变型的组合有关的示例。第2-4节中的任一节基本上可适用于器件的制造方法。图39为与图3对应的图2的单元部分的部分切出的区域R2的截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道和源极区的结构有关的变型I(P型体&源极碳掺杂)。基于该附图，将描述与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的沟道和源极区的结构有关的变型I (P型体&源极碳掺杂)。该示例的特征在于，如图39所示，与图3的结构相比，N+型源内碳掺杂区15c被设置在相应的N+型源极区15中并且此外P型体内碳掺杂区6c被设置在相应的P型体区6中。注意，在制造方法方面，在其间添加碳的时段可以被适当地设置在图9中示出的选择性生长的中途(在上半时段期间相对早期以及在下半时段期间)。8、与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2 (源极碳掺杂)对应的剂量处理的变型(碳团簇注入)的描述(主要参见图40)在该节中，将描述与第6节中描述的器件的制造方法有关的变型。第2-4节中的任一节基本上可以以与第6节中相同的方式适用于器件的制造方法。图40为与图3对应的图2的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图，其用于示出与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2(源极碳掺杂)对应的剂量处理的变型(碳团簇注入)。基于该附图，将描述与作为本发明的实施例的半导体器件的制造方法中的目标器件的示例的垂直平面功率MOSFET等中的源极区的结构有关的变型2 (源极碳掺杂)对应的剂量处理的变型(碳团簇注入)。该示例的特征在于，如图40所示，与图38的结构相比，用通过碳团簇离子的离子注入而形成的碳团簇离子注入的N+型源内碳掺杂区15cc来代替N+型源内碳掺杂区15c。注意，在制造方法方面，在例如图11或者图12中示出的状态中，从晶片I的器件表面Ia注入碳团簇离子。9、作为本发明的另一实施例的半导体器件的制造方法中的目标器件的示例的沟槽栅极功率MOSFET等的描述(主要参见图41和42)该节中描 述的示例为栅极电极周围的周边的结构的变型，其意图用于在第1、5、6和7节中描述的器件结构中的每一个。因此，在这里给出的描述对应于图1到3，并且对于图1完全相同。因此，省略其描述，并且将描述作为不同部分的图2和图3。图41为与图2对应的图1的单元部分的部分切出的区域Rl的放大平面图，其用于示出作为本发明的另一实施例的半导体器件的制造方法中的目标器件的示例的沟槽栅极功率M0SFET。图42为与图41的单元部分的部分切出的区域R2的B-B'截面对应的单位有源单元区的器件截面图(对应于图3)。基于这些附图，将描述作为本发明的另一实施例的半导体器件的制造方法中的目标器件的示例的沟槽栅极功率MOSFET等。接下来，使用图41和图42，描述单元区域26 (图1)的详细结构。如图41和图42所示，在N+型Si单晶衬底区域Is上方，设置具有超结结构SJ的漂移区3。在漂移区3中，交替地形成各具有板状形状并且在与图41和图42的纸面垂直的方向上延伸的N型柱区NC和P型柱区PC。在该部分中，N型柱区NC用作N—型漂移区3n。注意，通过将碳或锗添加到P型柱区PC并且设置掺杂有碳或锗的P型柱区PCC，可以减少由热处理引起的杂质分布的分散，但是添加碳或锗不是强制性的。这里，如果漂移区的击穿电压被假设为大约600V，则作为其优选的厚度，可以通过示例的方式示出例如大约45 iim。作为每个N型柱区的优选的宽度，可以通过示例的方式示出例如大约6 ym。同样地，作为每个P型柱区的优选的宽度，可以通过示例的方式示出例如大约m。注意，N型柱区的每个侧表面的下部的内角典型地为88到90度。在漂移区3的上端部(靠近衬底上表面Ia)中，设置形成沟道区的P型体区6。在P型体区6中，设置N+型源极区15。当从上表面上方观看时，基于SiGe的P+型体接触区19g被设置为和N+型源极区15接触。在半导体衬底2的器件表面Ia侧上，隔着栅极绝缘膜7设置多晶硅栅极电极12 (沟槽栅极部分12t处于要用栅极填充的沟槽34中)。基本上多晶硅栅极电极12的上半部被作为层间绝缘膜的表面氧化物膜24覆盖。半导体衬底的器件表面Ia的其中不设置多晶硅栅极电极12的部分用作接触沟槽11。在接触沟槽11中，基于铝的金属源极电极21被形成以便隔着例如Ti/TiN、Tiff等的阻挡金属层与N+型源极区14耦接并且与基于SiGe的P+型体接触区19g耦接。注意，如例如图3所示，金属源极电极21还可以隔着钨塞9被形成。在基于铝的金属源极电极21上方，作为最后的钝化膜10，形成例如基于聚酰亚胺的绝缘膜10。注意，这里，示意性地示出与源极焊盘开口对应的最后的钝化膜10的开口，但是实际的源极焊盘开口更宽。最后的钝化膜10的优选的示例不仅包括聚酰亚胺树脂(基于聚酰亚胺的树脂)、BCB (苯并环丁烯)等的有机单层膜，而且包括:包含以从下到上的顺序示出的基于等离子体TEOS (正硅酸乙酯)的硅氧化物膜或者其它硅氧化物膜、硅氮化物膜、基于聚酰亚胺的树脂膜等的有机/无机复合的最后的钝化膜，包含以从下到上的顺序示出的硅氧化物膜、硅氮化物膜等的无机的最后的钝化膜，等等。另一方面，漂移区3的下端部用作N+型漏极区4 (B卩，N+型半导体衬底ls)，并且，在N+型漏极区4的背表面Ib侧，形成金属漏极电极5 (包括例如以离硅衬底的距离增大的顺序示出的Ti/Ni/Au层)。如稍后将描述的，在这里，通过选择性外延生长来形成基于SiGe的P+型体接触区19g。结果，与通过包括离子注入、激活热处理等的典型的方法来形成基于SiGe的P+型体接触区19g的情况相比，可以更可靠地防止包括在超结结构SJ内的每个P型柱区PC等中的杂质分布的分散。另外，由于SiGe具有大于硅的晶格常数，因此每个沟道区受到与沟道方向垂直的压应力使得电子的迁移率提高。

10、本发明的另一实施例的半导体器件的制造方法中的晶片处理的描述(主要参见图43-54)在该节中，将描述意图用于第9节中描述的器件结构的基于沟槽填充方法的制造方法的示例。然而，应当明白，意图用于第I节中描述的器件结构的基于沟槽填充方法的制造方法不限于这两个示例，并且可以被进行各种修改。还将明白，制造方法不限于沟槽填充方法，并且还可以基于多次外延方法。由于以下处理关于第I节中描述的图4 - 7是基本上相同的，因此原则上下面将仅仅给出对不同部分的描述。图43为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成漂移区中的超结结构的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图44为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(P型体区的外延生长的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图45为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成要用栅极电极填充的沟槽的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图46为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成栅极绝缘膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图47为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(沉积栅极多晶硅膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图48为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(处理栅极多晶硅膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图49为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(引入N+型源极区的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图50为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(沉积表面氧化物膜的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图51为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(刻蚀半导体衬底的表面的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图52为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成SiGe体接触区的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图53为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成源极金属电极的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。图54为与图41的单元部分的部分切出的区域R2的B-B'截面对应的制造步骤期间的(形成金属漏极电极的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的晶片处理。基于这些附图，将描述本发明的其它实施例的半导体器件的制造方法中的晶片处理。图43示出与图7 (图27)所示的基本上相同的状态。因此，在图43中示出的状态中，如图44所示，在晶片I的器件表面Ia (第一主表面)侧通过非选择性的外延生长来形成沟道区外延生长层33。该层用作每个P型体区6 (沟道区)。接下来，如图45所示，在晶片I的器件表面Ia侧，通过例如典型的光刻来形成用于栅极沟槽形成的抗蚀剂膜 30。然后，通过使用用于栅极沟槽形成的抗蚀剂膜30，通过例如各向异性干法刻蚀来形成要用栅极填充的沟槽34。其后，通过例如灰化等去除不再需要的用于栅极沟槽形成的抗蚀剂膜30。接下来，如图46所示，通过例如热氧化等，通过例如热氧化等将栅极绝缘膜7形成在晶片I的器件表面Ia以及要用栅极填充的沟槽34的内表面上方。接下来，如图47所示，在晶片I的基本上整个器件表面Ia上方，通过例如CVD沉积意图用作栅极电极的多晶硅膜12以便填充要用栅极填充的沟槽34。接下来，如图48所示，在晶片I的器件表面Ia侧，通过例如典型的光刻来形成用于栅极电极处理的抗蚀剂膜32。然后，通过使用用于栅极电极处理的抗蚀剂膜32，通过例如各向异性干法刻蚀来处理多晶硅膜12以及栅极绝缘膜7以便形成栅极电极12。接下来，如图49所示，在图48中示出的状态中，例如砷离子被从晶片I的器件表面Ia侧注入，以便将N+型源极区15引入到P型体区6 (沟道区)的表面区域中。其后，通过例如灰化等去除不再需要的用于栅极电极处理的抗蚀剂膜32。接下来，如图50所示，在晶片I的器件表面Ia以及每个栅极电极12的侧表面和上表面上方，通过例如热氧化等沉积用作层间绝缘膜等的表面氧化物膜24。接下来，如图51所示，在晶片I的器件表面Ia上方，通过例如典型的光刻来形成用于接触沟槽处理的抗蚀剂膜29。然后，通过使用用于接触沟槽处理的抗蚀剂膜29，通过例如各向异性干法刻蚀，表面氧化物膜24被部分地去除，并且通过刻蚀超过N+型源极区15直到到达每个P型体区6中的中间点来去除硅衬底。以这样的方式，形成接触沟槽11(即，要用SiGe外延区填充的沟槽)。其后，通过例如灰化等去除不再需要的用于接触沟槽处理的抗蚀剂膜29。接下来，如图52所示，通过例如选择性的SiGe外延生长，接触沟槽11被填充回到例如N+型源极区15的上端部的高度。结果，形成基于SiGe的P+型体接触区19g(S卩，硼掺杂的SiGe外延区)。作为用于选择性外延生长的条件的优选的示例，可以示出以下。也就是说，处理温度为例如大约600到700°C (即，不大于800°C )，处理气压为例如大约660Pa到2.7kPa，沉积时间为例如大约5到30分钟，并且例如DCS(二氯甲硅烷)、GeH4、HCl和B2H6的气体条件、流量等为大约50到lOOsccm、130到200sccm、20到40sccm、以及10到20sccm。注意，作为用于前述的SiGe外延生长的前体，不仅DCS而且TCS也是可适用的。如果考虑这些前体，则生长温度的优选的范围可以被设定为大约550到800°C。处理气压的优选的范围可以被设定为大约660Pa到大气压。接下来，如图53所示，通过例如各向异性干法刻蚀，基于SiGe的P+型体接触区19g的表面被回刻到例如N+型源极区15的下端部周围。然而，该步骤自然地不是必不可少的。然后，在晶片I的基本上整个器件表面Ia上方，通过例如溅射沉积来沉积相对薄的(薄于稍后描述的基于铝的金属膜)阻挡金属膜(诸如钛膜、钛膜/钛氮化物膜、或者TiW膜)。然后，在阻挡金属膜的基本上整个表面上方，通过例如溅射沉积来沉积基于铝的金属膜。然后，通过例如典型的光刻，处理包括阻挡金属膜、基于铝的金属膜等的金属电极膜以便形成源极金属电极21等。然后，在器件表面Ia侧的晶片I的基本上整个表面上方，通过例如涂敷来沉积基于感光性的聚酰亚胺的绝缘膜作为最后的钝化膜10。然后，通过利用典型的光刻来处理基于感光性的聚酰亚胺的绝缘膜，最后的钝化膜10被形成为图案(可替代地，还可以通过使用基于非感 光性的聚酰亚胺的绝缘膜来执行图案化)。注意，在这里，示意性地示出与源极焊盘开口对应的最后的钝化膜10的开口，但是实际的源极焊盘开口更宽。最后的钝化膜10的优选的示例不仅包括聚酰亚胺树脂(基于聚酰亚胺的树脂)、BCB (苯并环丁烯)等的有机单层膜，而且包括:包含以从下到上的顺序示出的基于等离子体TEOS (正硅酸乙酯)的硅氧化物膜或者其它硅氧化物膜、硅氮化物膜、基于聚酰亚胺的树脂膜等的有机/无机复合的最后的钝化膜，包含以从下到上的顺序示出的硅氧化物膜、硅氮化物膜等的无机的最后的钝化膜，等等。然后，晶片I的背表面Ib经受背面研磨处理以便将晶片(具有大约500到1000 μ m的原始厚度)的厚度减少到大约100到300 μ m。接下来，如图54所示，通过溅射沉积等来形成背表面金属电极5。可以示出的背表面金属电极5的配置的示例包括包含以离硅衬底Is的距离增大的顺序示出的钛膜、镍膜、金膜等的膜。其后，通过切块，晶片I被分割成独立芯片以便提供分立器件2(半导体芯片)。11、本发明的另一实施例的半导体器件的制造方法中的与形成SiGe区的方法有关的变型(离子注入方法)的描述(主要参见图55)
在该节中，将描述与第10节中描述的制造过程中的形成SiGe区(体接触区)的方法有关的变型。由于该示例是与图51和图52有关的变型并且其他不变，因此原则上将仅仅给出对图51和图52中的不同部分的描述。图55为与图50对应的图41的单元部分的部分切出的区域R2的截面对应的制造步骤期间的(沉积表面氧化物膜和引入SiGe区的步骤的)器件截面图，其用于示出本发明的其它实施例的半导体器件的制造方法中的与形成SiGe区的方法有关的变型(离子注入方法)。基于该附图，将描述本发明的其它实施例的半导体器件的制造方法中的与形成SiGe区的方法有关的变型(离子注入方法)。在图50中示出的状态中，如图55所示，通过例如典型的光刻来形成用于Ge&B离子注入的抗蚀剂膜35。通过使用用于Ge&B离子注入的抗蚀剂膜35作为离子注入掩模，例如硼离子和锗离子GB通过例如离子注入被顺序地引入到N+型源极区15和P型体区6 (沟道区)中。然后，通过使用用于Ge&B离子注入的抗蚀剂膜35作为掩模，通过例如各向异性干法刻蚀去除N+型源极区15上方的表面氧化物膜24。其后，通过例如灰化等去除不再需要的用于Ge&B离子注入的抗蚀剂膜35。然后，执行用于激活硼离子和锗离子等的退火。结果，SiGe型P+型体接触区19g (即，硼掺杂的SiGe半导体区)被基本上完成从而结果得到图52中示出的状态。后面的步骤基本上与图53和图54中示出的相同。与上述实施例(包括各种变型)中的每一个有关的晶片的晶面取向等有关的补充说明(主要参见图56和图57)在此以前描述的每个示例中，除非特别地描述否则已经基于以下第一晶向(〈100〉取向的凹口方向)给出描述。然而，将明白，出于除为形成超结结构所需的以外的原因，也可以使用以下第二晶向(〈100〉取向的凹口方向)或者另一取向。

图56是用于与前述的实施例(包括各种变型)中的每一个有关的晶片的晶面取向等的示例(〈110〉取向的凹口方向)有关的补充说明的晶片等的总体顶视图等。图57是用于与iu述的实施例(包括各种变型)中的每一个有关的晶片的晶面取向等的另一不例(〈ιοο>取向的凹口方向)有关的补充说明的晶片等的总体顶视图等。基于这些附图，将给出对于与iu述的实施例(包括各种变型)中的每一个等有关的晶片的晶面取向等的补充说明。(I)具有〈110〉取向的凹口方向的晶片的示例(第一晶向)图56示出具有第一晶向(〈110〉取向的凹口方向)的晶片I的整个上表面以及其每个芯片区的上表面。如图56所示，晶片I的器件表面Ia在(100)面中，并且凹口 14的方向是〈110〉取向。晶片I的特性特征在于，在与器件表面Ia平行的平面中，由从凹口 14的方向绕晶片的中心45度旋转得到的方向是〈100〉取向。在这里，每个芯片区2中的超结结构SJ中的每个要用P型柱填充的沟槽16的取向平行于芯片的任意一侧。每个要用P型柱填充的沟槽16的这种取向具有当通过沟槽填充方法将沟槽16用P型柱区PC (例如，图6)填充时改善的填充特性的优点。另外，每个芯片区2中的每个平面MOSFET的栅极电极的纵向方向(沟槽栅极MOSFET的沟槽的纵向方向)也与芯片的任意一侧平行。(2)具有〈110〉取向的凹口方向的晶片的示例(第二晶向)在除第一晶向以外的另一优选的晶向中，如图57所示，晶片I的器件表面Ia在(100)面中，并且凹口 14的方向是〈100〉取向。晶片I的特性特征在于，在与器件表面Ia平行的平面中，由从凹口 14的方向绕晶片的中心45度旋转得到的方向是〈110〉方向。在这里，以与上面描述的相同的方式，每个芯片区2中的超结结构SJ中的每个要用P型柱填充的沟槽16的取向平行于芯片的任意一侧。每个要用P型柱填充的沟槽16的这种取向具有当通过沟槽填充方法将沟槽16用P型柱区PC (例如，图6)填充时改善的填充特性的优点。另外，每个芯片区2中的每个平面MOSFET的栅极电极的纵向方向(沟槽栅极MOSFET的沟槽的纵向方向)也与芯片的任意一侧平行。具有第二晶向的晶片对于不包括用外延层(诸如多次外延方法)填充超结结构中的每一个沟槽的处理的方法特别地有效。13、对本发明的每个方面的考虑以及与每一个实施例有关的补充说明如在此以前已经描述的，在第1-8节中的每个示例中，不通过结合离子注入与高温激活退火(在例如950到1100°C处)而是通过相对低温处的选择性外延生长来执行体区6 (沟道区)的形成，从而防止包括在超结结构SJ内的每个P型柱区PC中的杂质分布的分散。在这里，在Si外延生长的情况下，相对低温表示大约750到900°C的范围，或更优选地大约750到850 0C o此外，在第9和10节中的每个示例中，不是体区6(沟道区)，而是P+型体接触区19通过相对低温处的选择性外延生长被实现，以便防止包括在超结结构SJ内的每个P型柱区PC中的杂质分布的分散。在这里，在SiGe外延生长的情况下，相对低温表示600到700°C的范围，即不大于800°C。第9和10节中的示例利用通过使用通过选择性外延生长埋入的P+型体接触区19产生的与每个沟槽栅极功率MOSFET的沟道垂直的应力，来实现电子的迁移率上的改善。关于此，第12节中的示例通过离子注入以及激活热处理实现第9节中的结构。14、总结虽然在此以前已经基于其实施例具体描述了本发明人实现的本发明，但是本发明不限于前述的实施例 。应当明白，可以在不脱离其要点的范围内在本发明中进行各种改变和修改。例如，在每个前述的实施例中，已经通过示例的方式具体地描述了平面栅极结构的MOS结构。然而，应当明白，本发明不限于此，并且可以被类似地应用于U-MOSFET等的沟槽栅极结构或者LD-M0SFET。此外，作为MOSFET的布局，已经示出了在其中以与pn柱平行的带状配置布置MOSFET的示例。然而，通过在与pn柱正交的方向上布置MOSFET或者以网格状配置布置M0SFET，使得能够实现各种应用。注意，在每个前述的实施例中，已经具体地描述了其中N沟道器件主要被形成在N+型单晶硅衬底上方的N型外延层的上表面上方的配置，但是本发明不限于此。使用其中P沟道器件被形成在P+型单晶硅衬底上方的N型外延层的上表面上方的配置也可以是可能的。此外，在每个前述的实施例中，已经主要描述了 N沟道功率(或者NPN)半导体，但是通过在结构上用相反的导电类型代替所有区域的P和N型(PN反转)获得P沟道功率(或者PNP)半导体。注意，在制造方法方面，可以适当地使用P型或N型离子的选择性的注入、P型或N型(全面或埋入的)外延生长等。此外，在前述的实施例中，已经通过示例的方式具体地描述了功率M0SFET，但是本发明不限于此。应当明白，本发明也适用于各具有超结结构的功率器件(包括IGBT和晶闸管)，即，二极管、双极晶体管等。应当明白，本发明也适用于在其中这种功率M0SFET、二极管、双极晶体管等被埋入的半导体集成电路器件等。此外，在每个前述的实施例中，已经主要具体地描述了沟槽填充方法作为形成超结结构的方法，但是本发明不限于此。例如，应当明白，本发明也适用于多次外延方法等。注意，在前述的实施例中，已经具体地描述了使用单甲基硅烷等的用于碳掺杂的示例。然而，将明白本发明 不限于此，并且还可以使用例如三甲基硅烷等的液化气体。
权利要求
1.一种制造垂直平面功率MOSFET的方法，所述垂直平面功率MOSFET包括: (a)具有第一主表面和第二主表面的基于娃的半导体衬底； (b)具有超结结构的漂移区，在所述超结结构中交替地且重复地形成在半导体衬底中设置的第一导电类型的柱区和第二导电类型的柱区； (C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中； Cd)金属漏极电极，设置在半导体衬底的第二主表面上方； (e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中； (f)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中； (g)栅极电极，隔着栅极绝缘膜设置在半导体衬底的第一主表面上方；以及 (h)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接， 制造垂直平面功率MOSFET的所述方法包括以下步骤: (Xl)在第一导电类型的基于硅的晶片的顶表面侧形成超结结构； (x2)形成要用体区填充的沟槽，以用于将体区埋入超结结构的表面；以及 (x3 )通过选择性外延生长来填充要用体区填充的沟槽。
2.根据权利要求1所述的制造垂直平面功率MOSFET的方法，其中体区具有掺杂有碳的区域。
3.根据权利要求1所述的制造垂直平面功率MOSFET的方法，其中源极区具有掺杂有碳的区域。
4.根据权利要求1所述的制造垂直平面功率MOSFET的方法，其中第二导电类型的柱区被掺杂有锗或者碳。
5.根据权利要求1所述的制造垂直平面功率MOSFET的方法，其中用于选择性外延生长的生长温度的范围从600°C到900°C。
6.根据权利要求3所述的制造垂直平面功率MOSFET的方法，其中通过选择性外延生长来形成源极区的掺杂有碳的区域。
7.根据权利要求3所述的制造垂直平面功率MOSFET的方法，其中通过团簇碳的离子注入来形成源极区的掺杂有碳的区域。
8.一种制造沟槽栅极功率MOSFET的方法，所述沟槽栅极功率MOSFET包括: (a)具有第一主表面和第二主表面的半导体衬底； (b)具有超结结构的漂移区，在所述超结结构中交替地形成在半导体衬底中设置的第一导电类型的多个柱区中的每一个和第二导电类型的多个柱区中的每一个； (C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中； Cd)金属漏极电极，设置在半导体衬底的第二主表面上方； (e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中； (f)从各具有第一导电类型的多个柱区中的每一个柱区内延伸通过体区并且到达半导体衬底的第一主表面的沟槽； (g)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中； (h)沟槽栅极电极，隔着栅极绝缘膜设置在沟槽中； (i)第二导电类型的SiGe外延区，设置为靠近半导体衬底的第一主表面以便与沟槽栅极电极相对，在SiGe外延区与沟槽栅极电极之间插入有体区；以及 (j)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接， 制造沟槽栅极功率MOSFET的所述方法包括以下步骤: (Xl)在第一导电类型的基于硅的晶片的顶表面侧形成超结结构； (x2)在基于硅的晶片的顶表面侧的超结结构上方形成第二导电类型的体区； (x3)在体区中形成要用SiGe外延区填充的沟槽，以便在要用SiGe外延区填充的沟槽与沟槽栅极电极之间留下体区；以及 (x4)通过选择性外延生长来填充要用SiGe外延区填充的沟槽。
9.根据权利要求8所述的制造沟槽栅极功率MOSFET的方法，其中第二导电类型的每一个柱区被掺杂有锗或者碳。
10.一种制造沟槽栅极功率MOSFET的方法，所述沟槽栅极功率MOSFET包括: (a)具有第一主表面和第二主表面的半导体衬底； (b)具有超结结构的漂移区，在所述超结结构中交替地形成在半导体衬底中设置的第一导电类型的多个柱区中的每一个和第二导电类型的多个柱区中的每一个； (C)第一导电类型的漏极区，设置在半导体衬底的靠近第二主表面的半导体背表面区域中； Cd)金属漏极电极，设置在半导体衬底的第二主表面上方； (e)第二导电类型的体区，设置在半导体衬底的靠近第一主表面的半导体顶表面区域中； (f)从各具有第一导电类型的多个柱区中的每一个柱区内延伸通过体区并且到达半导体衬底的第一主表面的沟槽； (g)第一导电类型的源极区，所述源极区为半导体衬底的靠近第一主表面的半导体顶表面区域并且被设置在体区中； (h)沟槽栅极电极，隔着栅极绝缘膜设置在沟槽中； (i)第二导电类型的SiGe半导体区，设置为靠近半导体衬底的第一主表面以便与沟槽栅极电极相对，在SiGe半导体区与沟槽栅极电极之间插入有体区；以及 (j)金属源极电极，设置在半导体衬底的第一主表面上方以便与源极区电耦接， 制造沟槽栅极功率MOSFET的所述方法包括以下步骤: (Xl)在第一导电类型的基于硅的晶片的顶表面侧形成超结结构； (x2)在基于硅的晶片的顶表面侧的超结结构上方形成第二导电类型的体区； (x3)在体区的表面中形成源极区；以及 (x4)通过离子注入在体区的一部分中形成SiGe半导体区，以便在SiGe半导体区和沟槽栅极电极之间留下体区。
11.根据权利要求10所述的制造沟槽栅极功率MOSFET的方法，其中第二导电类型的每 一个柱区被掺杂有锗或者碳。
全文摘要
本发明涉及制造垂直平面功率MOSFET的方法和制造沟槽栅极功率MOSFET的方法。在含有具有超结结构的漂移区的超结功率MOSFET的制造步骤中，在形成超结结构之后，典型地执行引入体区等以及与其有关的热处理。然而，在其过程中，包括在超结结构内的P型柱区等中的每一个中的掺杂剂被扩散，从而导致分散的掺杂分布。这引起诸如在漏极与源极之间施加反向偏压时的击穿电压的劣化以及导通电阻的增大之类的问题。根据本发明，在制造基于硅的垂直平面功率MOSFET的方法中，形成沟道区的体区是通过选择性外延生长来形成的。
文档编号H01L21/336GK103227113SQ201310029580
公开日2013年7月31日 申请日期2013年1月25日 优先权日2012年1月25日
发明者江口聪司, 安孙子雄哉, 小暮淳一 申请人:瑞萨电子株式会社