屏蔽栅功率mosfet的制造方法
【专利摘要】本发明公开了一种屏蔽栅功率MOSFET的制造方法，各原胞的栅极结构形成步骤为：在硅衬底表面形成硬质掩模层并光刻刻蚀形成沟槽；在沟槽的底部形成第一氧化硅层和屏蔽多晶硅；在屏蔽多晶硅表面和第一氧化硅层顶部的沟槽侧面形成第二氮化硅层；进行氮化硅回刻将屏蔽多晶硅表面露出；进行硅局部场氧化工艺在屏蔽多晶硅表面形成多晶硅间隔离氧化硅，去除硬质掩模层和第二氮化硅层；形成栅介质层和多晶硅栅。本发明能缩小器件的单元结构尺寸并能得到薄栅介质层，从而能降低器件的导通压降，实现低压应用。
【专利说明】
屏蔽栅功率MOSFET的制造方法
技术领域
[0001] 本发明涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅(Shield Gate Trench，SGT)功率MOSFET的制造方法的沟槽栅功率器件的制造方法。
【背景技术】
[0002] 屏蔽栅功率MOSFET需要在沟槽栅的底部形成屏蔽栅，屏蔽栅和沟槽栅一般都采用 多晶硅组成，在屏蔽栅和沟槽栅之间需要通过多晶硅间隔离氧化硅进行隔离。现有方法中， 多晶硅间隔离氧化硅有两种形成方法，第一种是通过在屏蔽栅形成后，采用高密度等离子 体化学气相淀积(HDP CVD)工艺淀积氧化硅来填充屏蔽栅顶部的沟槽，之后对氧化硅进行 回刻形成多晶硅间隔离氧化硅;第二种方法是通过采用热氧化工艺的方法形成多晶硅间隔 离氧化硅，该多晶硅间隔离氧化硅和位于顶部沟槽侧面的栅氧化层采用热氧化工艺同时形 成。
[0003] 如图1所示，是现有第一种方法形成的屏蔽栅功率MOSFET的结构示意图；以N型器 件为例，在N型半导体衬底如娃衬底101的表面形成有N型外延层102,栅极区域的N型外延层 102中形成有沟槽，沟槽的顶部形成有由多晶硅组成的屏蔽栅即屏蔽多晶硅104，屏蔽栅104 和沟槽侧面之间隔离有介质层如氧化硅层103。在形成屏蔽栅104之后形成采用HDP CVD工 艺形成氧化硅、对氧化硅进行致密化以及进行化学机械研磨（CMP)和湿法回刻形成多晶硅 间隔离氧化硅l〇5a;之后形成栅介质层如栅氧化层106以及填充多晶硅并回刻在沟槽的顶 部形成沟槽栅即多晶硅栅107。之后还包括P型阱108，N+区组成的源区109,层间膜110,接触 孔111，阱区接触区112,正面金属层113的形成步骤，最后对正面金属层113进行图形化形成 源极和栅极。
[0004] 现有第一种工艺方法的优点是多晶硅间隔离氧化硅105a的厚度可以通过湿法回 刻时间精确控制，工艺窗口较大。缺点是HDP CVD的填充对沟槽深宽比有要求，导致器件单 元的步进即原胞尺寸(cell pitch)比较大，限制了其在低压M0S管上的应用。一般器件的导 通区由多个单元结构排列形成，单元结构包括一个沟槽和沟槽之间的间隔，一个单元的尺 寸即p i tch为沟槽的宽度和沟槽的间距和。
[0005] 如图2所示，是现有第二种方法形成的屏蔽栅功率MOSFET的结构示意图；和现有第 一种方法的区别之处仅为多晶硅间隔离氧化硅的形成工艺不同，在现有第二种方法中：在 屏蔽栅104形成之后，通过热氧化工艺同时形成多晶硅间隔离氧化硅105b和栅氧化层106， 多晶硅间隔离氧化硅105b是通过对屏蔽栅104的顶部多晶硅氧化形成，栅氧化层106是对沟 槽侧面的硅氧化形成。第二种工艺方法步骤简单，通过一次氧化在生长栅氧的同时在多晶 硅上形成隔离氧化硅。但多晶硅上生长的热氧化硅质量比较差，必须通过增加栅氧化硅的 厚度来获得足够厚的隔离氧化硅;这会影响器件的阈值电压(VT)和非嵌位感性负载开关过 程(unclamped inductive switching,UIS)能力。
【发明内容】
[0006] 本发明所要解决的技术问题是提供一种屏蔽栅功率M0SFET的制造方法，能缩小器 件的单元结构尺寸并能得到薄栅介质层，从而能降低器件的导通压降，实现低压应用。
[0007] 为解决上述技术问题，本发明提供的屏蔽栅功率M0SFET的制造方法中屏蔽栅功率 M0SFET的导通区由多个原胞周期性排列组成，各所述原胞的栅极结构采用如下步骤形成：
[0008] 步骤一、提供一硅衬底，在所述硅衬底表面形成硬质掩模层，所述硬质掩模层包括 第一氮化硅层且所述硬质掩模层通过所述第一氮化硅层和所述硅衬底表面接触。
[0009]通过光刻工艺形成的光刻胶图形定义沟槽的形成区域并依次对所述硬质掩模层 和所述硅衬底进行刻蚀形成沟槽。
[0010]步骤二、在所述沟槽的底部形成由第一多晶硅层组成的屏蔽多晶硅，所述屏蔽多 晶硅和所述沟槽侧面和底部表面之间隔离有第一氧化硅层，所述第一氧化硅层的表面和所 述屏蔽多晶硅的表面相平。
[0011] 步骤三、进行氮化硅沉积在所述屏蔽多晶硅表面和所述第一氧化硅层顶部的沟槽 侧面形成第二氮化硅层。
[0012] 步骤四、进行氮化硅回刻将所述屏蔽多晶硅表面的所述第二氮化硅层去除。
[0013] 步骤五、进行硅局部场氧化(L0C0S)工艺在所述屏蔽多晶硅表面形成多晶硅间隔 离氧化硅，所述硅局部场氧化工艺区域由所述硬质掩模层的第一氮化硅层和所述第二氮化 硅层自对准定义;之后，去除所述硬质掩模层和所述第二氮化硅层。
[0014] 步骤六、在形成有所述多晶硅间隔离氧化硅的所述沟槽顶部形成栅介质层和多晶 硅栅，所述栅介质层形成于所述沟槽顶部的侧面，所述多晶硅栅将所述沟槽顶部完全填充。
[0015] 进一步的改进是，步骤一中在所述娃衬底表面形成有娃外延层，所述沟槽形成于 所述娃外延层中。
[0016] 进一步的改进是，步骤一中所述硬质掩模层还包括形成于所述第一氮化硅层表面 的第二氧化硅层。
[0017] 进一步的改进是，步骤二包括如下分步骤：
[0018] 在所述沟槽的侧面和底部表面形成第一氧化硅层。
[0019] 淀积第一多晶硅层将形成有所述第一氧化硅层的所述沟槽完全填充，所述第一多 晶硅层还延伸到所述沟槽外部。
[0020] 进行多晶硅回刻，该多晶硅回刻后的所述第一多晶硅层位于所述沟槽底部并组成 所述屏蔽多晶硅。
[0021] 进行氧化硅回刻，该氧化硅回刻后所述第一氧化硅层位于所述沟槽底部并实现所 述屏蔽多晶硅和所述沟槽侧面和底部表面之间隔离。
[0022] 进一步的改进是，步骤六包括如下分步骤：
[0023] 在形成有所述多晶硅间隔离氧化硅的所述沟槽顶部的侧面形成所述栅介质层，所 述栅介质层还延伸到所述沟槽外部。
[0024] 在形成有所述栅介质层的所述沟槽顶部填充第二多晶硅层，所述第二多晶硅层还 延伸到所述沟槽外部的所述栅介质层表面。
[0025] 进行多晶硅回刻，该多晶硅回刻后的所述第二多晶硅层填充所述沟槽顶部并组成 所述多晶硅栅。
[0026] 进一步的改进是，所述栅介质层为栅氧化硅层。
[0027] 进一步的改进是，采用热氧化工艺形成所述栅介质层。
[0028] 进一步的改进是，步骤六之后，还包括如下步骤：
[0029] 步骤七、进行离子注入和热退火推进工艺在所述硅衬底中形成第二导电类型的阱 区，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形 成沟道。
[0030] 步骤八、进行第一导电类型重掺杂的源注入在所述阱区表面形成源区。
[0031]步骤九、在所述硅衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层 进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述屏蔽多晶硅接 触，所述栅极通过接触孔和所述多晶硅栅接触。
[0032] 步骤十、对所述硅衬底背面进行减薄并形成第一导电类型的重掺杂的漏区，在所 述漏区的背面形成背面金属层作为漏极。
[0033] 进一步的改进是，步骤九中所述接触孔的开口形成后、金属填充前，还包括在和所 述源区相接触的接触孔的底部进行第二导电类型的重掺杂注入形成阱区接触区的步骤。
[0034] 进一步的改进是，在所述导通区外侧形成有屏蔽多晶硅引出区，所述屏蔽多晶硅 引出区中的沟槽和所述导通区中的沟槽同时形成，且所述导通区中的各所述原胞的深沟槽 和所述屏蔽多晶硅引出区的深沟槽相连通。
[0035] 步骤二中在所述导通区中形成位于所述沟槽的底部的所述屏蔽多晶硅时在所述 屏蔽多晶硅引出区中形成将对应的沟槽完全填充的所述屏蔽多晶硅，所述导通区中的各所 述原胞的屏蔽多晶硅和所述屏蔽多晶硅引出区的屏蔽多晶硅相连接并通过形成于所述屏 蔽多晶硅引出区的屏蔽多晶硅顶部的接触孔连接到所述源极。
[0036] 进一步的改进是，屏蔽栅沟槽M0SFET为N型器件，第一导电类型为N型，第二导电类 型为P型;或者，屏蔽栅沟槽M0SFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0037] 进一步的改进是，所述原胞的步进的最小值达1.2微米以下，所述栅介质层的厚度 达450埃以下。
[0038] 本发明多晶硅间隔离氧化硅通过硅局部场氧化工艺形成，屏蔽多晶硅表面为局部 场氧化的区域，该区域由硬质掩模层的第一氮化硅层和第二氮化硅层自对准定义，本发明 不需要采用额外的光刻工艺就能在屏蔽多晶硅的表面形成多晶硅间隔离氧化硅，这样能够 缩小沟槽的尺寸，从而能够减少整个器件单元结构的尺寸，即能缩小pitch，从而有利于能 降低器件的导通压降，实现器件在低压的应用。
[0039] 另外，本发明的多晶硅间隔离氧化硅和栅介质层的形成工艺分开，从而能消除多 晶硅间隔离氧化硅和栅介质层之间对厚度的要求不同的负面影响，在能够得到足够厚度的 多晶硅间隔离氧化硅的同时能够得到足够薄的栅介质层，所以能够得到良好的VT和UIS能 力，进一步的有利于器件在低压的应用。
【附图说明】
[0040] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0041 ]图1是现有第一种方法形成的屏蔽栅功率M0SFET的结构示意图；
[0042]图2是现有第二种方法形成的屏蔽栅功率M0SFET的结构示意图；
[0043]图3是本发明实施例方法流程图；
[0044] 图4-图17B是本发明实施例方法各步骤中的器件结构示意图。
【具体实施方式】
[0045] 如图3所示，是本发明实施例方法流程图；如图4至图17B所示，是本发明实施例方 法各步骤中的器件结构示意图。本发明实施例屏蔽栅功率M0SFET的制造方法中屏蔽栅功率 M0SFET的导通区由多个原胞周期性排列组成，在所述导通区外侧形成有屏蔽多晶硅引出 区，各所述原胞的栅极结构采用如下步骤形成：
[0046] 步骤一、如图4所不，提供一娃衬底1，在所述娃衬底1表面形成有娃外延层2。
[0047]如图5所不，在所述娃衬底1表面形成硬质掩模层201，所述硬质掩模层201包括第 一氮化硅层201a且所述硬质掩模层201通过所述第一氮化硅层201a和所述硅衬底1表面接 触。本发明实施例中，所述硬质掩模层201还包括形成于所述第一氮化硅层201a表面的第二 氧化硅层201b，即所述硬质掩模层201为双层结构。
[0048]如图5所示，通过光刻工艺形成的光刻胶图形定义沟槽202的形成区域并对所述硬 质掩模层201进行刻蚀形成图形结构。
[0049] 如图6A所示为导通区的结构示意图，如图6B所示为屏蔽多晶硅引出区的结构示意 图，去除所述第一氮化硅层201a表面的第二氧化硅层201b，在其它实施例中所述第二氧化 硅201b也能保留。
[0050] 如图7A所示为导通区的结构示意图，如图7B所示为屏蔽多晶硅引出区的结构示意 图，所述硅衬底1进行刻蚀形成沟槽202,本发明实施例中，所述硅衬底1进行刻蚀形成沟槽 202;所述沟槽202形成于所述硅外延层2中。所述屏蔽多晶硅引出区中的沟槽单独用标记 202a标出，所述屏蔽多晶硅引出区中的沟槽202a和所述导通区中的沟槽202同时形成，且所 述导通区中的各所述原胞的深沟槽202a和所述屏蔽多晶硅引出区的深沟槽202相连通。 [0051]步骤二、在所述沟槽202的底部形成由第一多晶硅层4组成的屏蔽多晶硅4,所述屏 蔽多晶硅4和所述沟槽202侧面和底部表面之间隔离有第一氧化硅层3,所述第一氧化硅层3 的表面和所述屏蔽多晶硅4的表面相平。
[0052]包括如下分步骤：
[0053] 如图8A所示为导通区的结构示意图，如图8B所示为屏蔽多晶硅引出区的结构示意 图，在所述沟槽202的侧面和底部表面形成第一氧化硅层3,所述第一氧化硅层3采用热氧化 工艺形成或淀积加回刻工艺形成。
[0054] 如图9A所示为导通区的结构示意图，如图9B所示为屏蔽多晶硅引出区的结构示意 图，淀积第一多晶硅层4将形成有所述第一氧化硅层3的所述沟槽202完全填充，所述第一多 晶硅层4还延伸到所述沟槽202外部。所述屏蔽多晶硅引出区填充的第一多晶硅层单独用标 记4a标出。
[0055] 如图10A所示为导通区的结构示意图，如图10B所示为屏蔽多晶硅引出区的结构示 意图，进行多晶硅回刻，该多晶硅回刻后的所述第一多晶硅层4位于所述沟槽202底部并组 成所述屏蔽栅即屏蔽多晶硅4。进行氧化硅回刻，该氧化硅回刻后所述第一氧化硅层3位于 所述沟槽202底部并实现所述屏蔽多晶硅4和所述沟槽202侧面和底部表面之间隔离。
[0056]如图10B所不，在所述屏蔽多晶娃引出区的第一多晶娃层4a回刻到和所述第一氮 化硅层201a表面相平之后，通过光刻胶图形将所述屏蔽多晶硅引出区保护，使所述屏蔽多 晶硅引出区在的多晶硅不再进行回刻，也不再进行所述第一氧化硅层3的回刻。
[0057] 如图11A所示为导通区的结构示意图，如图11B所示为屏蔽多晶硅引出区的结构示 意图，之后在进行多晶硅回刻，使导通区中所述第一氧化硅层3的表面和所述屏蔽多晶硅4 的表面相平且都位于所述沟槽202底部;而屏蔽多晶硅引出区中所述第一氧化硅层3的表面 和也和第一多晶硅层4a回刻后形成的屏蔽多晶硅4a的表面相平但顶部表面靠近所述沟槽 202的顶部表面或相平。
[0058] 步骤二、如图12A所不为导通区的结构不意图，如图12B所不为屏蔽多晶娃引出区 的结构示意图，进行氮化硅沉积在所述屏蔽多晶硅4表面和所述第一氧化硅层3顶部的沟槽 202侧面形成第二氮化硅层203。
[0059] 步骤四、如图13A所示为导通区的结构示意图，如图13B所示为屏蔽多晶硅引出区 的结构示意图，进行氮化硅回刻将所述屏蔽多晶硅4表面的所述第二氮化硅层203去除。由 于所述导通区和所述屏蔽多晶硅引出区都位于同一所述硅衬底1，故两个区域中工艺会同 时进行，所述屏蔽多晶硅引出区的屏蔽多晶硅4a表面的所述第二氮化硅层203也会被去除。 [0060] 步骤五、如图14A所示为导通区的结构示意图，如图14B所示为屏蔽多晶硅引出区 的结构示意图，进行硅局部场氧化工艺在所述屏蔽多晶硅4表面形成多晶硅间隔离氧化硅 5,所述硅局部场氧化工艺区域由所述硬质掩模层201的第一氮化硅层201a和所述第二氮化 硅层203自对准定义。在所述导通区形成所述多晶硅间隔离氧化硅5的同时，在所述屏蔽多 晶硅引出区的屏蔽多晶硅4a表面也会形成氧化硅层5a。
[0061 ] 如图15A所示为导通区的结构示意图，如图15B所示为屏蔽多晶硅引出区的结构示 意图，之后，去除所述硬质掩模层201和所述第二氮化硅层203。
[0062] 步骤六、如图16A所示为导通区的结构示意图，如图16B所示为屏蔽多晶硅引出区 的结构示意图，在形成有所述多晶硅间隔离氧化硅5的所述沟槽202顶部形成栅介质层6和 多晶硅栅7,所述栅介质层6形成于所述沟槽202顶部的侧面，所述多晶硅栅7将所述沟槽202 顶部完全填充。所述屏蔽多晶硅引出区中由于屏蔽多晶硅4a和氧化硅层5a已经填充于沟槽 202a的顶部，故在沟槽202a的顶部不会形成栅介质层6和多晶硅栅7。
[0063]步骤六包括如下分步骤：
[0064] 在形成有所述多晶硅间隔离氧化硅5的所述沟槽202顶部的侧面形成所述栅介质 层6，所述栅介质层6还延伸到所述沟槽202外部。较佳为，所述栅介质层6为栅氧化硅层，采 用热氧化工艺形成所述栅介质层6。
[0065] 在形成有所述栅介质层6的所述沟槽202顶部填充第二多晶硅层，所述第二多晶硅 层还延伸到所述沟槽202外部的所述栅介质层6表面。
[0066]进行多晶硅回刻，该多晶硅回刻后的所述第二多晶硅层填充所述沟槽202顶部并 组成所述多晶硅栅7。
[0067] 如图17A所示为导通区的结构示意图，如图17B所示为屏蔽多晶硅引出区的结构示 意图，栅极结构形成后，还包括如下步骤：
[0068] 步骤七、进行离子注入和热退火推进工艺在所述硅衬底1中形成第二导电类型的 阱区8,所述多晶硅栅7从侧面覆盖所述阱区8且被所述多晶硅栅7侧面覆盖的所述阱区8表 面用于形成沟道。如图17B所示可知，阱区8未形成在所述屏蔽多晶硅引出区中。
[0069] 步骤八、进行第一导电类型重掺杂的源注入在所述阱区8表面形成源区9;如图17B 所示可知，源区9未形成在所述屏蔽多晶硅引出区中。
[0070]步骤九、在所述硅衬底1正面形成层间膜10、接触孔11和正面金属层13,对所述正 面金属层13进行光刻刻蚀形成源极和栅极。
[0071 ]所述栅极通过接触孔11和所述多晶硅栅7接触。
[0072] 所述源极通过接触孔11和所述源区9以及所述屏蔽多晶硅4接触;所述源极和所述 导通区中的屏蔽多晶硅4的连接关系为:所述导通区中的各所述原胞的屏蔽多晶硅4和所述 屏蔽多晶硅引出区的屏蔽多晶硅4a相连接并通过形成于所述屏蔽多晶硅引出区的屏蔽多 晶硅4a顶部的接触孔11连接到所述源极。
[0073] 较佳为，所述接触孔11的开口形成后、金属填充前，还包括在和所述源区9相接触 的接触孔11的底部进行第二导电类型的重掺杂注入形成阱区接触区12的步骤。
[0074] 步骤十、对所述硅衬底1背面进行减薄并形成第一导电类型的重掺杂的漏区，在所 述漏区的背面形成背面金属层作为漏极。
[0075]本发明实施例方法中，屏蔽栅沟槽M0SFET为N型器件，第一导电类型为N型，第二导 电类型为P型。在其它实施例中也能为:屏蔽栅沟槽M0SFET为P型器件，第一导电类型为P型， 第二导电类型为N型。
[0076] 由上可知，本发明实施例多晶硅间隔离氧化硅5通过硅局部场氧化工艺形成且局 部场氧化的区域由硬质掩模层201的第一氮化娃层201a和第二氮化娃层203自对准定义，本 发明实施例不需要采用额外的光刻工艺就能在屏蔽多晶硅4的表面形成多晶硅间隔离氧化 硅5，这样能够缩小沟槽202的尺寸，从而能够减少整个器件单元结构的尺寸，从而有利于能 降低器件的导通压降，实现器件在低压的应用。
[0077] 另外，本发明实施例多晶硅间隔离氧化硅5和栅介质层6的形成工艺分开，从而能 消除多晶硅间隔离氧化硅5和栅介质层6之间对厚度的要求不同的负面影响，在能够得到足 够厚度的多晶硅间隔离氧化硅5的同时能够得到足够薄的栅介质层6,所以能够得到良好的 VT和UIS能力，进一步的有利于器件在低压的应用。本发明实施例能够制作1.2μπι pitch， 450A栅氧厚度以下的器件;从而使低压低功耗分离栅功率M0S管即屏蔽栅功率M0SFET成为 可能。目前市面上的分离栅功率M0S管多为30V以上的应用，采用本发明实施例方法后可以 制作20V分离栅功率M0S管。
[0078]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【主权项】
1. 一种屏蔽栅功率MOSFET的制造方法，其特征在于，屏蔽栅功率MOSFET的导通区由多 个原胞周期性排列组成，各所述原胞的栅极结构采用如下步骤形成： 步骤一、提供一硅衬底，在所述硅衬底表面形成硬质掩模层，所述硬质掩模层包括第一 氮化硅层且所述硬质掩模层通过所述第一氮化硅层和所述硅衬底表面接触； 通过光刻工艺形成的光刻胶图形定义沟槽的形成区域并依次对所述硬质掩模层和所 述硅衬底进行刻蚀形成沟槽； 步骤二、在所述沟槽的底部形成由第一多晶硅层组成的屏蔽多晶硅，所述屏蔽多晶硅 和所述沟槽侧面和底部表面之间隔离有第一氧化硅层，所述第一氧化硅层的表面和所述屏 蔽多晶硅的表面相平； 步骤三、进行氮化硅沉积在所述屏蔽多晶硅表面和所述第一氧化硅层顶部的沟槽侧面 形成第二氮化硅层； 步骤四、进行氮化硅回刻将所述屏蔽多晶硅表面的所述第二氮化硅层去除； 步骤五、进行硅局部场氧化工艺在所述屏蔽多晶硅表面形成多晶硅间隔离氧化硅，所 述硅局部场氧化工艺区域由所述硬质掩模层的第一氮化硅层和所述第二氮化硅层自对准 定义;之后，去除所述硬质掩模层和所述第二氮化硅层； 步骤六、在形成有所述多晶硅间隔离氧化硅的所述沟槽顶部形成栅介质层和多晶硅 栅，所述栅介质层形成于所述沟槽顶部的侧面，所述多晶硅栅将所述沟槽顶部完全填充。2. 如权利要求1所述的屏蔽栅功率MOSFET的制造方法，其特征在于:步骤一中在所述硅 衬底表面形成有硅外延层，所述沟槽形成于所述硅外延层中。3. 如权利要求1或2所述的屏蔽栅功率MOSFET的制造方法，其特征在于:步骤一中所述 硬质掩模层还包括形成于所述第一氮化硅层表面的第二氧化硅层。4. 如权利要求1所述的屏蔽栅功率MOSFET的制造方法，其特征在于:步骤二包括如下分 步骤： 在所述沟槽的侧面和底部表面形成第一氧化硅层； 淀积第一多晶硅层将形成有所述第一氧化硅层的所述沟槽完全填充，所述第一多晶硅 层还延伸到所述沟槽外部； 进行多晶硅回刻，该多晶硅回刻后的所述第一多晶硅层位于所述沟槽底部并组成所述 屏蔽多晶硅； 进行氧化硅回刻，该氧化硅回刻后所述第一氧化硅层位于所述沟槽底部并实现所述屏 蔽多晶硅和所述沟槽侧面和底部表面之间隔离。5. 如权利要求1所述的屏蔽栅功率MOSFET的制造方法，其特征在于:步骤六包括如下分 步骤： 在形成有所述多晶硅间隔离氧化硅的所述沟槽顶部的侧面形成所述栅介质层，所述栅 介质层还延伸到所述沟槽外部； 在形成有所述栅介质层的所述沟槽顶部填充第二多晶硅层，所述第二多晶硅层还延伸 到所述沟槽外部的所述栅介质层表面； 进行多晶硅回刻，该多晶硅回刻后的所述第二多晶硅层填充所述沟槽顶部并组成所述 多晶娃概。6. 如权利要求1或5所述的屏蔽栅功率MOSFET的制造方法，其特征在于:所述栅介质层 为栅氧化硅层。7. 如权利要求6所述的屏蔽栅功率MOSFET的制造方法，其特征在于:采用热氧化工艺形 成所述栅介质层。8. 如权利要求1所述的屏蔽栅功率MOSFET的制造方法，其特征在于：步骤六之后，还包 括如下步骤： 步骤七、进行离子注入和热退火推进工艺在所述硅衬底中形成第二导电类型的阱区， 所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成 沟道； 步骤八、进行第一导电类型重掺杂的源注入在所述阱区表面形成源区； 步骤九、在所述硅衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行 光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述屏蔽多晶硅接触，所 述栅极通过接触孔和所述多晶硅栅接触； 步骤十、对所述硅衬底背面进行减薄并形成第一导电类型的重掺杂的漏区，在所述漏 区的背面形成背面金属层作为漏极。9. 如权利要求8所述的屏蔽栅功率MOSFET的制造方法，其特征在于:步骤九中所述接触 孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行第二导电 类型的重掺杂注入形成阱区接触区的步骤。10. 如权利要求8所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:在所述导通区外 侧形成有屏蔽多晶硅引出区，所述屏蔽多晶硅引出区中的沟槽和所述导通区中的沟槽同时 形成，且所述导通区中的各所述原胞的深沟槽和所述屏蔽多晶硅引出区的深沟槽相连通； 步骤二中在所述导通区中形成位于所述沟槽的底部的所述屏蔽多晶硅时在所述屏蔽 多晶硅引出区中形成将对应的沟槽完全填充的所述屏蔽多晶硅，所述导通区中的各所述原 胞的屏蔽多晶硅和所述屏蔽多晶硅引出区的屏蔽多晶硅相连接并通过形成于所述屏蔽多 晶硅引出区的屏蔽多晶硅顶部的接触孔连接到所述源极。11. 如权利要求8所述的屏蔽栅沟槽Μ 0 S F E T的制造方法，其特征在于：屏蔽栅沟槽 MOSFET为Ν型器件，第一导电类型为Ν型，第二导电类型为Ρ型；或者，屏蔽栅沟槽MOSFET为Ρ 型器件，第一导电类型为P型，第二导电类型为N型。12. 如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:所述原胞的步进 的最小值达1.2微米以下，所述栅介质层的厚度达450埃以下。
【文档编号】H01L29/06GK106024607SQ201610329379
【公开日】2016年10月12日
【申请日】2016年5月18日
【发明人】柯行飞
【申请人】上海华虹宏力半导体制造有限公司