专利名称：半导体装置的制作方法
技术领域：
本发明记载的实施方式涉及ー种半导体装置。
背景技术：
作为减小功率MOSFET的导通电阻的技术，公知的有沟槽MOS结构的M0SFET。该沟槽MOS结构的MOSFET在成为沟道区域的半导体层上以规定的间隔具有多个沟槽。在该沟槽的内壁上形成有成为栅极绝缘膜的绝缘膜，隔着该绝缘膜在沟槽内埋入成为栅极电极的 导电膜。通过将该沟槽的宽度或沟槽间的半导体层的宽度进行微细化，能够提高元件内部的沟道密度。公知的有使用这种沟槽MOS结构，构成肖特基势垒ニ极管(SBD)的结构。另外，作为其它的结构，公知有MPS (Merge PIN Schottky，合并PIN肖特基)结构，这种结构成为替代沟槽MOS而使用了 P型扩散层的结构。使用了上述沟槽MOS结构的SBD以比MPS结构更低的外延电阻率得到耐压，所以具有正向电压下降小的优点。另外，在逆向偏置吋，耗尽层在沟槽间扩展，由此能够承受逆向偏置电压。但是，存在以下问题，即，使用了沟槽MOS结构的肖特基ニ极管在正向偏置时的导通电阻小，而施加逆向偏置时的泄漏电流大。通过减小沟槽间的间隔，能够抑制泄漏电流，但该情况下，存在在正向偏置时正向电压増大、导通电阻也増大的问题。为此，期望ー种肖特基势垒ニ极管，其能够将正向偏置时的导通电阻维持在较小的值，另一方面能够抑制逆向偏置时的泄漏电流的増大。
发明内容
本发明的实施方式提供ー种抑制了泄漏电流的半导体装置。其中，一种实施方式的半导体装置具有阴极电极、第一导电型的半导体基板、第一导电型的半导体层、多个第一沟槽、绝缘层、导电层、第一半导体扩散层、及阳极电极。半导体基板，其与阴极电极电连接，并且具有第一杂质浓度。半导体层，形成于半导体基板上，并且具有比第一杂质浓度小的第二杂质浓度；多个第一沟槽，其以从半导体层的上表面向下方延伸的方式形成于半导体层中；绝缘层，其沿第一沟槽的内壁形成；导电层，其以隔着绝缘层埋入第一沟槽的方式形成，且从半导体层的上表面向下方一直延伸到第一位置；第一一半导体扩散层，其从位于多个第一沟槽之间的半导体层的上表面起而到达第二位置，并且具有比第二杂质浓度小的第三杂质浓度；阳极电极，其形成于第一半导体扩散层及导电层的上表面，且与第一半导体扩散层进行了肖特基接合。从半导体层的上表面到第二位置的长度为从半导体层的上表面到第一位置的长度的1/2以下。根据本发明，能够提供抑制了泄漏电流的半导体装置。
图I是第一实施方式的半导体装置的剖面图；图2A是表示第一实施方式的半导体装置的制造エ序的剖面图；图2B是表示第一实施方式的半导体装置的制造エ序的剖面图；图3A是表示第一实施方式的半导体装置的制造エ序的剖面图；图3B是表示第一实施方式的半导体装置的制造エ序的剖面图；图4是第二实施方式的半导体装置的剖面图；
图5是表示第二实施方式的半导体装置的制造エ序的剖面图；图6A是表示第二实施方式的半导体装置的制造エ序的剖面图；图6B是表示第二实施方式的半导体装置的制造エ序的剖面图；图7A是表示第二实施方式的半导体装置的制造エ序的剖面图；图7B是表示第二实施方式的半导体装置的制造エ序的剖面图；图8是第三实施方式的半导体装置的剖面图；图9是第四实施方式的半导体装置的剖面图；图10是第五实施方式的半导体装置的剖面图；图11是第六实施方式的半导体装置的剖面图；图12是第七实施方式的半导体装置的剖面图。
具体实施例方式以下，參照附图对实施方式的半导体装置进行说明。[第一实施方式][构成]首先，參照图1，说明第一实施方式的半导体装置的层叠结构。图I是第一实施方式的半导体装置的剖面图。如图I所示，第一实施方式的半导体装置，作为一例具有沟槽MOS结构的MOSFET、及使用了上述的沟槽MOS结构的肖特基势垒ニ极管SBD。另外，本实施方式虽然具有M0SFET、及肖特基势垒ニ极管SBD，但只具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。如图I所示，本实施方式的MOSFET在成为沟道区域的P型半导体层I上，以规定的间隔具有多个沟槽T。在该沟槽T的内壁形成有成为栅极绝缘膜的绝缘膜2，隔着该绝缘膜2在沟槽T内埋入成为栅极电极的导电膜3。如图I所示，本实施方式的肖特基势垒ニ极管SBD由阴极电极11、N+型半导体基板12a、N型漂移层12b、绝缘层13、导电层14、N_型扩散层15、及阳极电极16构成。另外，“N_型”表示杂质浓度比“N型”低的意思，“N型”表示杂质浓度比“N+型”低的意思。阴极电极11由钛(Ti)、镍(Ni)、金(Au)的三层层叠物构成。N+型半导体基板12a形成于阴极电极11的上表面，与阴极电极11电连接。N型漂移层12b形成于N+型半导体基板12a上，具有比N+型半导体基板12a低的杂质浓度。作为一例，N+型半导体基板12a及N型漂移层12b具有从其上表面12bu向下方延伸的多个沟槽T。多个沟槽T以图I的纸面垂直方向为长度方向而延伸，在纸面方向以规定的间隔形成。一个沟槽T的宽度例如为200 lOOOnm，两个沟槽T之间的间隔例如为200 lOOOnm。绝缘层13沿沟槽T内的内壁，形成为例如具有20 IOOnm的膜厚。导电层14与阳极电极16电连接，并且以隔着绝缘层13埋入沟槽T的方式形成。具体地说，导电层14以从N型漂移层12b的上表面12bu到达位置Pl的方式形成。N_型扩散层15形成于构成肖特基势垒ニ极管SBD的多个沟槽T之间的N型漂移层12b的表面。N—型扩散层15以从N型漂移层12b的上表面12bu到达位置P2的方式形成。在此，从N型漂移层12b的上表面12bu到位置P2的长度L2，为从N型漂移层12b的上表面12bu到位置Pl的长度LI的1/2以下，优选为1/5 1/2。
N_型扩散层15的浓度比N型漂移层12b的浓度低。例如，N_型扩散层15的浓度为5 X IO15 3 X IO16 [atoms/cm 3], N 型漂移层 12b 的浓度为 I X IO16 I X IO17 [atoms/cm 3]。阳极电极16形成〒N_型扩散层15及导电层14的上表面。阳极电极16由钒(V)、及铝(Al)的层叠物构成。N_型扩散层15和阳极电极16进行肖特基接合，它们构成肖特基势垒ニ极管SBD的一部分。[效果]接着，參照图I对第一实施方式的半导体装置的效果进行说明。在第一实施方式中，当对肖特基势垒ニ极管以施以逆电压的方式施加电压时，如图I所示，耗尽层D从两个沟槽T内的导电层14向N型漂移层12b、及N_型扩散层15延伸。若逆向偏置电压的大小达到例如额定电压的5%左右，则从两个沟槽T延伸出来的耗尽层D成为一体(夹断(pinchoff)) ο由此，抑制泄漏电流。如上所述，N_型扩散层15具有比N型漂移层12b低的杂质浓度，因此N_型扩散层15在比N型漂移层12b更早的阶段整体耗尽。在与阳极电极16之间形成有肖特基势垒的N_型扩散层15中促进耗尽，由此能够大幅度减小施加逆向偏置时的泄漏电流。另外，使N—型扩散层15的层叠方向的长度(深度)L2为导电层14的长度LI的1/2以下。在L2大于LI的1/2的情况下，存在逆向偏置时能够促进耗尽，而施加正向偏置时正向电压Vf増大、导通电阻増大的问题。这样，通过使L2为LI的1/2以下，由此，例如在施加了额定电压的5 %左右的逆向偏置电压的状态下，在肖特基势垒附近能够扩大耗尽层。因而，能够使施加正向偏置时的导通电阻维持在足够低，另ー方面，能够减小逆向偏置时的泄流电流。[制造方法]下面，參照图2及图3，说明第一实施方式的半导体装置的肖特基势垒ニ极管SBD的制造エ序。图2及图3是表示第一实施方式的半导体装置的制造エ序的剖面图。首先，如图2A所示，通过外延生长等，在N+型半导体基板12a的上表面形成N型漂移层12b。接着，如图2B所示，形成从N型漂移层12b的上表面向下方延伸的多个沟槽T。沟槽T，例如，利用光刻法对N型漂移层12b实行干式蚀刻而形成。接着，执行900°C左右的热氧化工序，由此，如图3A所示，沿沟槽T内的内壁形成绝缘层13。另外，执行CVD等，由此，形成隔着绝缘层13埋入沟槽T的导电层14。接着，如图3B所示，通过执行离子注入，以从N型漂移层12b的上表面12bu达到位置P2的方式形成N_型扩散层15。在此，调节离子注入的加速电压，以使从N型漂移层12b的上表面12bu到位置P2的长度L2成为从N型漂移层12b的上表面12bu到位置Pl的长度LI的1/2以下。N_型扩散层15例如通过如下方式形成，S卩，以不发生极性反转的程度，将硼(B)注入N型漂移层12b的上表面，其后施加热处理。接着，使用溅射法等，在N型漂移层12b的上表面12bu形成阳极电极16，在N+型半导体基板12a的下表面形成阴极电极11。由此，形成图I所示的半导体装置。阳极电极16由作为肖特基势垒金属发挥作用的钒(V)、及铝(Al)的层叠物构成。阴极电极11用钛(Ti)、镍(Ni)、金(Au)三层的层叠物构成。[第二实施方式][构成]下面，參照图4，说明第二实施方式的半导体装置的层叠结构。图4是第二实施方 式的半导体装置的剖面图。图4中，MOSFET省略了图示。当然，仅具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。如图4所示，第二实施方式的半导体装置，其沟槽T内的构成与第一实施方式不同。另外，在第二实施方式中，对于与第一实施方式相同的构成，使用同一符号，省略其说明。在第二实施方式中，在沟槽T内替代第一实施方式的绝缘层13及导电层14而具有绝缘层21a、21b、导电层22a、22b。导电层22a在元件终端部与阳极电极16电连接(省略图示)。导电层22b与阳极电极16电连接。绝缘层21a在比位置P2更靠下层的位置，沿沟槽T的内壁形成。绝缘层21a具有比第一实施方式的绝缘层13大的膜厚，例如100 SOOnm左右的膜厚。导电层22a在比位置P2更靠下层的位置，以隔着绝缘层21a埋入沟槽T内的方式形成。导电层22a从位置P2向下方延伸到位置Pl。导电层22a以与第一实施方式的导电层14相比，图4的纸面方向的宽度变小的方式形成，例如，具有100 300nm左右的宽度。绝缘层21b在比位置P2更靠上层的位置，沿沟槽T的内壁形成。绝缘层21b以其膜厚比绝缘层21a薄的方式形成。导电层22b在比位置P2的更靠上层的位置，以隔着绝缘层21b埋入沟槽T的方式形成。如上所述，导电层22b与阳极电极16电连接。另外，导电层22a也与阳极电极16电连接。因此，当对肖特基势垒ニ极管SBD以施以逆电压的方式施加电压时，与第一实施方式一祥，耗尽层D从两个沟槽T内的导电层22a、22b向N型漂移层12b、及K型扩散层15延伸。由此，抑制泄漏电流。由〒N_型扩散层15的杂质浓度具有比N型漂移层12b低的杂质浓度，因此N—型扩散层15与N型漂移层12b相比，在更早的阶段整体耗尽。在与阳极电极16之间形成有肖特基势垒的N—型扩散层15中促进耗尽，由此能够大幅度减小施加逆向偏置时的泄漏电流。另夕卜，与第一实施方式一祥，使L2为LI的1/2以下，由此能够将施加正向偏置时的导通电阻維持在足够低，另ー方面能够减小逆向偏置时的泄漏电流。[制造方法]下面，參照图5 图7，说明第二实施方式的半导体装置的肖特基势垒ニ极管SBD的制造エ序。图5 图7是表示第二实施方式的半导体装置的制造エ序的剖面图。首先，执行与第一实施方式的图2A、图2B相同的制造エ序。接着，如图5所示，执行1100°C左右的热氧化工序，由此沿沟槽T的内壁形成绝缘层21aA。另外，执行CVD等，由此形成隔着绝缘层21a埋入沟槽T的导电层22aA。接着，如图6A所示，导电层22aA的上表面通过使用了光刻法的干式蚀刻而向下挖到位置P2，形成导电层22a。接着，如图6B所示，绝缘层21aA的上表面通过湿式蚀刻而向下挖到位置P2，形成绝缘层21a。接着，执行900°C左右的热氧化工程，由此，如图7A所示，在比位置P2更靠上层的位置，沿沟槽T的内壁形成绝缘层21b。接着，执行CVD等，由此，如图7B所示，在比位置P2更靠上层的位置，形成隔着绝缘层21b埋入沟槽T的导电层22b。然后，实行与第一实施方式的图3B相同的制造エ序，形成N—型扩散层15后，形成阳极电极16及阴极电极11。由此， 制造第二实施方式的半导体装置。[第三实施方式][构成]下面，參照图8，说明第三实施方式的半导体装置的层叠结构。图8是第三实施方式的半导体装置的剖面图。图8中，MOSFET省略图示。当然，只具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。如图8所示，第三实施方式的半导体装置具有设于绝缘层22b和N—型扩散层15之间的P型扩散层31。在这一点上，第三实施方式与第二实施方式不同。除此之外，第三实施方式具有与第二实施方式相同的构成，因此对于相同的构成使用同一符号，省略其说明。第三实施方式与第二实施方式相比，利用P型扩散层31，能够进ー步促进N_型扩散层15附近的耗尽层D的发生。即，根据第三实施方式，与第二实施方式相比，能够进一歩提高抑制逆向偏置时的泄漏电流的效果。[制造エ序]下面，对第三实施方式的半导体装置的肖特基势垒ニ极管SBD的制造方法进行说明。在第三实施方式中，执行与第二实施方式的图5 图7B相同的制造エ序。而且，在图7B所示的状态下，经由只在绝缘层21b的侧面具有开ロ的抗蚀剂，将硼(B)注入绝缘层21b的侧面，形成P型扩散层31。之后，实行与第二实施方式相同的制造エ序，制造第三实施方式的半导体装置。[第四实施方式][构成]下面，參照图9，说明第四实施方式的半导体装置的层叠结构。图9是第四实施方式的半导体装置的剖面图。图9中，MOSFET省略了图示。当然，只具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。第四实施方式的半导体装置，如图9所示，沟槽T内的构成与第一实施方式不同。另外，第四实施方式的半导体装置与第三实施方式一祥，具有P型扩散层31。另外，第四实施方式中，对于与第一实施方式相同的构成使用同一符号，省略其说明。第四实施方式在沟槽T内具有绝缘层21aA及导电层22aA。绝缘层21aA具有比第一实施方式的绝缘层13更大的膜厚，具有例如100 SOOnm左右的膜厚。导电层22aA与第一实施方式的导电层14相比，纸面方向的宽度更小，例如，具有100 300nm左右的宽度。导电层22aA与阳极电极16电连接。P型扩散层31形成于绝缘层21aA和N_型扩散层15之间。第四实施方式与第三实施方式进行同样的动作，实现同样的效果。[制造エ序]下面，对第四实施方式的半导体装置的肖特基势垒ニ极管SBD的制造方法进行说明。第四实施方式中，实行与第二实施方式的图5相同的制造エ序。而且，省略图6A 图7B的エ序，形成K型扩散层15、阳极电极16、及阴极电极11，制造第四实施方式的半导体装置。如上所述，第四实施方式比第二实施方式更能省略制造エ序，因此，比第二实施方式更能抑制制造成本。 [第五实施方式][构成]下面，參照图10，说明第五实施方式的半导体装置的层叠结构。图10是第五实施方式的半导体装置的剖面图。图10中，MOSFET省略了图示。当然，只具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。另外，第五实施方式中，对于与第四实施方式相同的构成使用同一符号，省略其说明。第五实施方式中，P型扩散层31a不仅形成在绝缘层21aA和N_型扩散层15之间，也形成于绝缘层21aA和N型漂移层12b之间。另外，绝缘层21aA由硼硅酸盐玻璃(BSG)构成。另外，P型扩散层31a由从绝缘层21aA中进行热扩散后的硼形成。仅在以上各点中，第五实施方式与第四实施方式不同。另外，在第五实施方式中，对于与第四实施方式相同的构成使用同一符号，省略其说明。第五实施方式与第四实施方式相比，利用P型扩散层31a，能够抑制泄漏电流，并且能够提高耐压。[制造エ序]下面，对第五实施方式的半导体装置的肖特基势垒ニ极管SBD的制造方法进行说明。第五实施方式中，执行与第四实施方式大致相同的制造エ序。但是，第五实施方式中，通过硼硅酸盐玻璃(BSG)形成绝缘层21aA。而且，实施热处理，使绝缘层21aA中的硼(B)进行热扩散。由此，在绝缘层21aA的周围形成P型扩散层31a。如上所述，第五实施方式中，P型扩散层31a通过热扩散形成。因此，第五实施方式与通过离子注入形成P型扩散层31a的情况相比，能够使P型扩散层31a的形成区域变窄。即，第五实施方式能够抑制阳极电极16和N—型扩散层15的接合面积(肖特基面积)的減少。另外，第五实施方式与通过离子注入形成P型扩散层31a的情况相比，能够抑制P型扩散层31a的形成区域的偏差。因而，第五实施方式，能够抑制耐压的偏差。[第六实施方式][构成]下面，參照图11，说明第六实施方式的半导体装置的层叠结构。图11是第六实施方式的半导体装置的剖面图。图11中，MOFET省略了图示。当然，只具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。另外，第六实施方式中，对于与第三实施方式相同的构成使用同一符号，省略其说明。
如图11所示，第六实施方式具有与第三实施方式大致相同的构成。替代第三实施方式的绝缘层21b及导电层22b，第六实施方式具有半导体层23。半导体层23由含有硼硅酸盐玻璃(BSG)的多晶硅、或者含有硼的多晶硅构成。另外，导电层22aA在元件終端部与阳极电极16电连接(省略图示)。[制造エ序]下面，对第六实施方式的半导体装置的肖特基势垒ニ极管SBD的制造方法进行说明。第六实施方式中，执行与第二实施方式的图5 图6B相同的制造エ序。图6B所示的エ序后，通过CVD法，在比位置P2更靠上层的位置处形成埋入沟槽T的半导体层23。半导体层23使含有硼硅酸盐玻璃(BSG)的多晶硅、或者含有硼的多晶硅堆积而形成。而且，实施热处理，使半导体层23中的硼(B)进行热扩散。由此，在半导体层23的侧面形成P型扩散层31。 如上所述，在第六实施方式中，P型扩散层31通过热扩散形成。因此，第六实施方式与通过离子注入形成P型扩散层31的情况相比，能够使P型扩散层31的形成区域变窄。即，第六实施方式能够抑制阳极电极16和N—型扩散层15的接合面积(肖特基面积)的减少。另外，第六实施方式与通过离子注入形成P型扩散层31的情况相比，能够抑制P型扩散层31的形成区域的偏差。因而，第六实施方式能够抑制耐压的偏差。[第七实施方式][构成]下面，參照图12，说明第七实施方式的半导体装置的层叠结构。图12是第七实施方式的半导体装置的剖面图。图12中，MOSFET省略了图示。当然，只具有肖特基势垒ニ极管SBD的半导体装置也能够应用本实施方式。另外，在第七实施方式中，对于与第三实施方式相同的构成使用同一符号，省略其说明。如图12所示，替代第三实施方式的沟槽T及导电层22a、22b，第七实施方式具有沟槽T'及导电层22a' ,22bf。导电层22a'在元件終端部与阳极电极16电连接(省略图示)。导电层22b'与阳极电极16电连接。第七实施方式中，沟槽Iw在N型漂移层12b的区域中具有直径R1。另ー方面，沟槽T'在N_型扩散层15的上表面具有直径R2 (R2 < Rl)。导电层22a'由锥部221、及柱状部222构成。锥部221形成为直径从上端向下端变细的锥状。柱状部222形成为从锥部221的下端向下方延伸且从上端到下端具有大致相同的直径的柱状。导电层22b'具有比第三实施方式的导电层22b小的直径。如上所述，沟槽T'上端的直径R2形成为比沟槽T'下端的直径Rl小。由此，第七实施方式与第三实施方式相比，能够增加阳极电极16和N_型扩散层15的接合面积(肖特基面积)。[其它]尽管描述了某些实施方式，但这些实施方式仅以示例的方式出现，不打算限制本发明的范围。事实上，这里描述的新颖的实施方式能以多种其他方式实施，并且，在不脱离本发明精神的情况下，可对这里描述的实施方式的形式进行各种删减、替代及改变。下面的权利要求及其等同描述用来覆盖落入本发明范围和精神中的这些方式或变更。
权利要求
1.一种半导体装置，其特征在于，具备 阴极电极； 第一导电型的半导体基板，与所述阴极电极电连接，并且具有第一杂质浓度； 第一导电型的半导体层，形成于所述半导体基板上，并且具有比所述第一杂质浓度小的第二杂质浓度； 多个第一沟槽，以从所述半导体层的上表面向下方延伸的方式形成于所述半导体层中； 绝缘层，沿所述第一沟槽的内壁形成； 导电层，以隔着所述绝缘层埋入所述第一沟槽的方式形成，并且从所述半导体层的上表面向下方延伸到第一位置； 第一半导体扩散层，从位于所述多个第一沟槽之间的所述半导体层的上表面起而到达第二位置，并且具有比所述第二杂质浓度小的第三杂质浓度；以及 阳极电极，形成于所述第一半导体扩散层及所述导电层的上表面，并且与所述第一半导体扩散层进行了肖特基接合， 从所述半导体层的上表面到所述第二位置的长度为从所述半导体层的上表面到所述第一位置的长度的1/2以下。
2.如权利要求I所述的半导体装置，其特征在干， 还具备设于所述绝缘层和所述第一半导体扩散层之间的第二导电型的第二半导体扩散层。
3.如权利要求I所述的半导体装置，其特征在干， 所述绝缘层由硼硅酸盐玻璃构成。
4.如权利要求2所述的半导体装置，其特征在干， 所述第二半导体扩散层设于所述绝缘层和所述半导体层之间。
5.如权利要求I所述的半导体装置，其特征在于，具备 第二沟槽，以从所述半导体层的上表面向下方延伸的方式形成于所述半导体层中； 栅极绝缘膜，形成于所述第二沟槽的内壁；以及 MOSFET的栅极电扱，隔着所述栅极绝缘膜埋入所述第二沟槽。
6.如权利要求I所述的半导体装置，其特征在干， 所述阴极电极含有钛、镍、及金。
7.如权利要求I所述的半导体装置，其特征在干， 所述阳极电极含有钒及铝。
8.一种半导体装置，其特征在于，具备 阴极电极； 第一导电型的半导体基板，与所述阴极电极电连接，并且具有第一杂质浓度； 第一导电型的半导体层，形成于所述半导体基板上，具有比所述第一杂质浓度小的第~杂质浓度； 多个第一沟槽，以从所述半导体层的上表面向下方延伸的方式形成于所述半导体层中； 第一绝缘层，在第一位置的下层，沿所述第一沟槽的内壁形成；第一导电层，在所述第一位置的下层，以隔着所述第一绝缘层埋入所述第一沟槽的方式形成，并且从所述第一位置向下方延伸到第二位置； 第二绝缘层，在所述第一位置的上层，沿所述第一沟槽的内壁形成； 第二导电层，在所述第一位置的上层，以隔着所述第二绝缘层埋入所述第一沟槽的方式形成，并且从所述半导体层的上表面到达所述第一位置； 第一半导体扩散层，从位于所述多个第一沟槽之间的所述半导体层的上表面起而到达第三位置，并且具有比所述第二杂质浓度小的第三杂质浓度；以及 阳极电极，形成于所述第一半导体扩散层及所述第二导电层的上表面，并且与所述第一半导体扩散层进行了肖特基接合， 所述第一导电层与所述阳极电极电连接， 从所述半导体层的上表面到所述第三位置的长度为从所述半导体层的上表面到所述第二位置的长度的1/2以下。
9.如权利要求8所述的半导体装置，其特征在干， 还具备设于所述第二绝缘层和所述第一半导体扩散层之间的第二导电型的第二半导体扩散层。
10.如权利要求8所述的半导体装置，其特征在干， 所述第一沟槽的上端的直径比所述第一沟槽的下端的直径大。
11.如权利要求8所述的半导体装置，其特征在干， 所述第一导电层具有 锥部，形成为直径从上端向下端变细的锥状；以及 柱状部，从所述锥部的下端向下方延伸，并且形成为从上端到下端具有相同直径的柱状。
12.如权利要求8所述的半导体装置，其特征在干， 具备 第二沟槽，以从所述半导体层的上表面向下方延伸的方式形成于所述半导体层中； 栅极绝缘膜，形成于所述第二沟槽的内壁；以及 MOSFET的栅极电扱，隔着所述栅极绝缘膜埋入所述第二沟槽。
13.如权利要求8所述的半导体装置，其特征在干， 所述阴极电极含有钛、镍、及金。
14.如权利要求8所述的半导体装置，其特征在干， 所述阳极电极含有钒及铝。
15.一种半导体装置，其特征在于，具备 阴极电极； 第一导电型的半导体基板，与所述阴极电极电连接，并且具有第一杂质浓度； 第一导电型的半导体层，形成于所述半导体基板上，并且具有比所述第一杂质浓度小的第二杂质浓度； 多个第一沟槽，以从所述第一半导体层的上表面向下方延伸的方式形成于所述第一半导体层中； 绝缘层，在第一位置的下层，沿所述第一沟槽的内壁形成；导电层，在所述第一位置的下层，以隔着所述绝缘层埋入所述第一沟槽的方式形成，并且从所述第一位置向下方延伸到第二位置； 第二半导体层，在所述第一位置的上层，以埋入所述第一沟槽的方式形成； 第一半导体扩散层，从位于所述多个第一沟槽之间的所述第一半导体层的上表面起而到达第三位置，并且具有比所述第二杂质浓度小的第三杂质浓度；以及 阳极电极，形成于所述第一半导体扩散层及所述导电层的上表面，并且与所述第一半导体扩散层进行了肖特基接合， 所述导电层与所述阳极电极电连接， 从所述第一半导体层的上表面到所述第三位置的长度为从所述第一半导体层的上表面到所述第二位置的长度的1/2以下。
16.如权利要求15所述的半导体装置，其特征在干， 还具备设于所述第二半导体层和所述第一半导体扩散层之间的第二导电型的第二半导体扩散层。
17.如权利要求15所述的半导体装置，其特征在干， 所述第二半导体层由含有硼硅酸盐玻璃的多晶硅或含有硼的多晶硅构成。
18.如权利要求15所述的半导体装置，其特征在干， 具备 第二沟槽，以从所述半导体层的上表面向下方延伸的方式形成于所述半导体层中； 栅极绝缘膜，形成于所述第二沟槽的内壁；以及 MOSFET的栅极电扱，隔着所述栅极绝缘膜埋入所述第二沟槽。
19.如权利要求15所述的半导体装置，其特征在干， 所述阴极电极含有钛、镍、及金。
20.如权利要求15所述的半导体装置，其特征在干， 所述阳极含有钒及铝。
全文摘要
本发明提供—种半导体装置，其具有第一导电型的半导体层、多个第一沟槽、绝缘层、导电层、第一半导体扩散层、及阳极电极。半导体层，形成于半导体基板上，且具有比第一杂质浓度小的第二杂质浓度；多个第一沟槽，以从半导体层的上表面向下方延伸的方式形成于半导体层中；导电层，以隔着绝缘层埋入第一沟槽的方式形成，且从半导体层的上表面向下方延伸到第一位置；第一半导体扩散层，从位于多个第一沟槽之间的半导体层的上表面起而到达第二位置，且具有比第二杂质浓度小的第三杂质浓度；阳极电极，与第一半导体扩散层进行肖特基接合。从半导体层的上表面到第二位置的长度为从半导体层的上表面到第一位置的长度的1/2以下。
文档编号H01L29/872GK102694034SQ201110301089
公开日2012年9月26日 申请日期2011年8月31日 优先权日2011年3月25日
发明者大田刚志, 新井雅俊, 铃木诚和子 申请人:株式会社东芝