专利名称：半导体元件及半导体元件的制造方法
技术领域：
本发明涉及半导体元件及半导体元件的制造方法。
背景技术：
在功率半导体元件中，要求实现导通电阻的降低。为了与这些要求相对应，近年来，提出了三维的半导体元件，其不仅在半导体基板的表面而且在半导体基板的垂直方向形成沟道区域。在三维的半导体元件中，在与半导体基板的表面大致垂直的方向上分别延 伸设置源极区域、衬底(base)区域、漏极区域，并设有沟槽状的栅电扱。通过将半导体元件设定为上述的构造，沟道区域在与半导体基板的表面大致平行的方向上形成，并且，沟道区域也在与半导体基板的表面大致垂直的方向上形成。其结果，沟道密度提高，半导体元件的导通电阻降低。
发明内容
本发明的实施方式提供一种半导体元件及其制造方法，在三维的半导体元件中能够更有效地降低导通电阻。实施方式的半导体元件，其具备漏极层，具有表面及背面；漂移区域，从所述漏极层的表面直到内部地、选择性地设于所述漏极层；衬底区域，从所述漂移区域的表面直到内部地、选择性地设于所述漂移区域；源极区域，从所述衬底区域的表面直到内部地、选择性地设于所述衬底区域；第一、第二金属层，从所述源极区域或所述漏极层的至少一方的表面直到内部地、选择性地设于所述源极区域或所述漏极层的至少一方；沟槽状的栅电极，在与所述漏极层的表面大致平行的方向上，从所述源极区域的一部分贯通与所述源极区域的至少一部分邻接的衬底区域，并到达所述漂移区域的一部分；源电极，与所述第一金属层连接；以及漏电极，与所述漏极层或所述第二金属层连接。根据本发明的实施方式，可提供能够更有效地降低三维半导体元件的导通电阻的半导体元件及其制造方法。
图I是第一实施方式的半导体装置的主要部分立体示意图；图2A及图2B是第一实施方式的半导体元件的主要部分示意图；图3是第一实施方式的半导体装置的主要部分平面示意图；图4A 图41是第一实施方式的半导体元件的制造エ序的说明图；图5是第一实施方式的其它例的半导体装置的主要部分剖面示意图；图6A及图6B是第二实施方式的半导体元件的主要部分示意图7A 图7C是第二实施方式的半导体元件的制造エ序的说明图；图8是第二实施方式的其它例的半导体装置的主要部分剖面示意图；图9A及图9B是第三实施方式的半导体元件的主要部分示意图；图IOA 图IOC是第三实施方式的半导体元件的制造エ序的说明图；图11是第三实施方式的其它例的半导体装置的主要部分剖面示意图；图12是第四实施方式的半导体元件的主要部分示意图；图13是第四实施方式的其它例的半导体元件的主要部分剖面示意图；
图14A及图14B是第五实施方式的半导体元件的主要部分示意图；图15A 图15F是第五实施方式的半导体元件的制造エ序的说明图；图16是表示距离L和半导体元件的耐压的关系的图；图17、图18A及图18B是第五实施方式的其它例的半导体元件的主要部分示意图。
具体实施例方式下面，參照附图对各实施方式进行说明。将形成有后述的源电极的面设定为表面，将与该表面对置的面定义为背面。(第一实施方式)图I是第一实施方式的半导体装置100的主要部分立体示意图。第--实施方式
的半导体装置100具备多个后述的半导体元件I。图2A及图2B是区域A所示的半导体元件I的主要部分示意图。图2A是半导体元件I的主要部分立体示意图。图2B是图2A的X-Y位置的剖面示意图。图3是第一实施方式的半导体装置100的主要部分平面示意图。图I、图2A及图3省略后述的漏电极40及源电极41的图示。(半导体元件I的构造)半导体元件I为三维的M0SFET。如图2A及图2B所示，半导体元件I具备n+型(第一导电型)的漏极层10、漂移区域ll、p型(第二导电型)的衬底区域12、n型(第一导电型)的源极区域13、金属层14、栅极绝缘膜20、栅电极21、漏电极40、源电极41、通孔电极45、层间绝缘膜46。漂移区域11从漏极层10表面直到内部选择性地形成。在漏极层10中含有的η型杂质浓度比在漂移区域11中含有的η型杂质浓度更高。P型的衬底区域12从漂移区域11表面直到内部选择性地形成。源极区域13从衬底区域12表面直到内部选择性地形成。金属层14从源极区域13表面直到内部选择性地形成。栅电极21夹住衬底区域12，从源极区域13的一部分到漂移区域11的一部分的表面起直到内部隔着栅极绝缘膜20选择性地形成。栅电极21为沟槽状，在与漏极层10的表面大致垂直的方向上形成。栅电极21从源极区域13的一部分起贯通与源极区域13邻接的衬底区域12而到达漂移区域11的一部分。栅极绝缘膜20的下端位于衬底区域12的下端及源极区域13的下端之间。漏电极40与漏极层10经由通孔电极45连接。源电极41与衬底区域12及源极区域13的金属层14经由通孔电极45连接。在漏电极40和漏极层10之间夹着层间绝缘膜46。在源电极41和漂移区域11、衬底区域12及源极区域13之间夹着层间绝缘膜46。
如图3所示，半导体装置100表面的漂移区域11、衬底区域12及栅电极21的配置以源极区域13为对称轴而成为线对称。图3所示的単元在与漏极层10的表面平行的方向上周期性排列而构成半导体装置100。漏极层10、漂移区域11、衬底区域12、源极区域13的主要成分例如为硅(Si)等半导体。金属层14的材质为电阻比源极区域13低的金属，例如钨(W)。栅电极21的材质例如为多晶硅(Poly-Si)。栅极绝缘膜20、层间绝缘膜46及绝缘层50的材质例如为氧化硅(SiO2)。漏电极40及源电极41的材质例如为铜(Cu)、铝(Al)。(半导体元件I的制造エ序)图4A 图41是第一实施方式的半导体元件I的制造エ序的说明图。以下，參照图4A 图41对半导体元件I的制造エ序进行说明。
(掩膜形成エ序參照图4A)准备半导体基板(半导体晶片)、即漏极层10。漏极层10的杂质浓度例如为IXlO18Cm-3以上。接着，以漏极层10的表面的一部分露出的方式选择性地形成掩膜91。掩膜91的材质例如为氧化硅(SiO2)。(蚀刻エ序參照图4B)如图4B所示，对从掩膜91露出的漏极层10进行选择性的蚀刻。其結果，从漏极层10的表面直到内部形成沟槽lot。(漂移区域11形成エ序參照图4C)在沟槽IOt的内部通过外延生长法形成η型的漂移区域11。其結果，从漏极层10的表面直到内部形成漂移区域11。漂移区域11的杂质浓度例如为IXIO12CnT3 I X IO13Cm 3O将漂移区域11的形成在中途中断，在残留于漂移区域11内的沟槽IOt内，利用外延生长法形成P型的衬底区域12。其结果，从漂移区域11的表面直到内部形成衬底区域12。将衬底区域12的形成在中途中断，在残留于衬底区域12内的沟槽IOt内，利用外延生长法形成η+型的源极区域13。其结果，从衬底区域12的表面直到内部选择性地形成源极区域13。利用CMP(Chemical Mechanical Polishing,化学机械抛光)研磨漂移区域11、衬底区域12及源极区域13的表面，使漂移区域11、衬底区域12及源极区域13的表面平坦。掩膜91通过该CMP研磨除去。(掩膜形成エ序參照图4D)如图4D所示，以漂移区域11、衬底区域12及源极区域13的表面的一部分露出的方式选择性地形成掩膜92。掩膜92的材质例如为氧化娃(SiO2)。(沟槽形成エ序參照图4E)如图4E所示，对从掩膜92开ロ的漂移区域11、衬底区域12及源极区域13各自的一部分进行选择性的蚀刻。其结果，在漂移区域11、衬底区域12及源极区域13各自的一部分形成沟槽20t。(栅极形成エ序參照图4F)使沟槽20t内在高温下暴露于氧化性环境中。其结果，在沟槽20t的侧面及底面形成栅极绝缘膜20。接着，在沟槽20t内隔着栅极绝缘膜20利用CVD (Chemical VaporDeposition，化学汽相淀积)形成栅电极21。其结果，从夹住衬底区域12的漂移区域11到源极区域13的一部分的表面起直到内部选择性地形成沟槽状的栅电极21。在形成栅电极21后除去掩膜92。(掩膜形成エ序參照图4G)以源极区域13的表面的一部分露出的方式选择性地形成掩膜93。掩膜93的材质例如为氧化硅(SiO2)。(沟槽形成エ序參照图4H)
如图4H所示，对从掩膜93开ロ的源极区域13的一部分进行选择性的蚀刻。其结果，在源极区域13的一部分形成沟槽14t。(金属层形成エ序參照图41)在沟槽14t内形成金属层14。其結果，从源极区域13的一部分的表面直到内部选择性地形成沟槽状的金属层14。金属层14的形成由于埋入性良好或不需要势垒金属等理由而优选使用W-CVD (钨CVD)。但是，金属层14的形成不限于W-CVD。只要能够确保埋入性，也可以使用例如Al-CVD和/或PVD。在形成了金属层14后，除去掩膜93。如图2B所示，在漏极层10、漂移区域11、衬底区域12、源极区域13及金属层14上形成层间绝缘膜46。接着，用钨(W)等金属材料埋住形成于层间绝缘膜46中的通孔，形成通孔电极45。之后，在层间绝缘膜46及通孔电极45上形成漏电极40及源电极41。如上所述，在第一实施方式的半导体元件I中，从源极区域13表面直到内部选择性地形成金属层14，在该金属层14上连接有源电极41。通过设置金属层14，能够降低源极区域13的电阻(源极电阻)。其结果，能够有效地降低半导体元件I的导通电阻。在參照图4A 图41说明的半导体元件I的制造エ序中，在形成栅电极21后形成金属层14。但是，也可以在形成了金属层14后形成栅电极21。如图5所示，漏电极40也可以形成于半导体元件I的背面侧。(第二实施方式)图6A是第二实施方式的半导体元件2的主要部分立体示意图，图6B是图6A的X-Y位置的剖面示意图。以下，參照图6A及图6B，对第二实施方式的半导体元件2的构造进行说明。对于与用图2A 图41说明的构成同样的构成标注相同的符号，省略重复的说明。在图6A中，省略漏电极40及源电极41的图示。(半导体元件2的构造)半导体元件2为三维的MOSFET。如图6A及图6B所示，半导体元件2具备从漏极层10表面直到内部选择性地形成的金属层15。通过设置金属层15，能够降低漏极层10的电阻(漏极电阻)。其结果，能够进一歩降低半导体元件2的导通电阻。其它的构成与參照图3说明的半导体元件I的构造相同。(半导体元件2的制造エ序)图7A 图7C为第二实施方式的半导体元件2的制造エ序的说明图。以下，參照图7A 图7C对半导体元件2的制造エ序进行说明。到參照图4F说明的形成栅电极21的エ序为止，与半导体元件I的制造エ序相同。因此，在该第二实施方式中，对形成栅电极21后的制造エ序进行说明。对于与用图2A 图41说明的构成同样的构成标注相同的符号，省略重复的说明。(掩膜形成エ序參照图7A)如图7A所示，以源极区域13及漏极层10的表面的一部分露出的方式选择性地形成掩膜94。掩膜94的材质例如为氧化硅(SiO2)。(沟槽形成エ序參照图7B)如图7B所示，对从掩膜94开ロ的源极区域13及漏极层10的一部分进行选择性的蚀刻。其结果，在源极区域13的一部分及漏极层10的一部分分别形成沟槽14t及沟槽15t0(金属层形成エ序參照图7C)
在沟槽14t及沟槽15t内形成金属层14及金属层15。其結果，从源极区域13及漏极层10的一部分的表面直到内部选择性地形成沟槽状的金属层14及金属层15。金属层14及金属层15的形成由于埋入性良好或不需要势垒金属等理由而优选使用W-CVD (钨CVD)。但是，金属层14及金属层15的形成不限于W-CVD。只要能够确保埋入性，也可以使用例如Al-CVD和/或PVD。在形成了金属层14及金属层15后，除去掩膜94。如图6B所示，在漏极层10、漂移区域11、衬底区域12、源极区域13、金属层14及金属层15上形成层间绝缘膜46。接着，用钨(W)等金属材料埋住形成于层间绝缘膜46的通孔，形成通孔电极45。之后，在层间绝缘膜46及通孔电极45上形成漏电极40及源电极41。如上所述，在第二实施方式的半导体元件2中，从源极区域13表面直到内部选择性地形成金属层14，在该金属层14上连接有源电极41。另外，从漏极层10表面直到内部选择性地形成金属层15，在该金属层15上连接有漏电极40。通过设置金属层15，能够降低漏极层10的电阻(漏极电阻)。其结果，能够进一歩降低半导体元件2的导通电阻。使源极区域13的金属层14及漏极层10的金属层15同时、即用同一エ序形成，因此，与用不同的エ序形成金属层14和金属层15的情况相比，能够减少半导体元件2的制造エ序数。其它的效果与第一实施方式的半导体元件I相同。在通过不同的エ序形成金属层14和金属层15的情况下，不需要使对于金属层14及金属层15的深度方向的长度相同。与第一实施方式的半导体元件I相同，也可以在形成了金属层14及金属层15后形成栅电极21。如图8所示，也可以在半导体元件2的背面侧形成漏电极40。
(第三实施方式)图9A是第三实施方式的半导体元件3的主要部分立体示意图，图9B是图9A的X-Y位置的剖面示意图。以下，參照图9A及图9B，对第三实施方式的半导体元件3的构造进行说明。对于与用图2A 图7C说明的构成相同的构成标注相同的符号省略重复的说明。在图9A中，省略漏电极40及源电极41的图示。(半导体元件3的构造)半导体元件3为三维的MOSFET。如图9A及图9B所示，半导体元件3从源极区域13的表面直到内部选择性地形成的金属层14A延伸至衬底区域12的一部分。因此，源极区域13和衬底区域12电连接，能够将衬底区域12固定为与源极区域13同电位。其结果，如图9B所示，在衬底区域12表面上不需要设置通孔电极。其它的构成与參照图6A及图6B说明的半导体元件2的构造相同。(半导体元件3的制造エ序)图IOA 图IOC是第三实施方式的半导体元件3的制造エ序的说明图。以下，參照图IOA 图IOC对半导体元件3的制造エ序进行说明。到參照图4F说明的形成栅电极21的エ序为止，与半导体元件I的制造エ序相同。因此，在该第三实施方式中，对形成栅电极21后的制造エ序进行说明。对于与用图2A 图7C说明的构成相同的构成标注相同的符号并省略重复的说明。(掩膜形成エ序參照图10A)如图IOA所示，以源极区域13、衬底区域12及漏极层10的表面的一部分露出的方 式选择性地形成掩膜95。掩膜95的材质例如为氧化硅(SiO2)。(沟槽形成エ序參照图10B)如图IOB所示，对从掩膜95开ロ的源极区域13、衬底区域12及漏极层10的一部分进行选择性的蚀刻。其结果，在源极区域13、衬底区域12及漏极层10的一部分，分别形成沟槽14At及沟槽15t。(金属层形成エ序參照图10C)在沟槽14At及沟槽15t内形成金属层14A及金属层15。其結果，从源极区域13及衬底区域12的一部分的表面直到内部形成沟槽状的金属层14A，从漏极层10的一部分的表面直到内部选择性地形成金属层15。金属层14A及金属层15的形成由于埋入性良好或不需要势垒金属等理由而优选使用W-CVD(钨CVD)。但是，金属层14A及金属层15的形成不限于W-CVD。只要能够确保埋入性，也可以使用例如Al-CVD和/或PVD。在形成了金属层14A及金属层15后，除去掩膜95。如图11所示，在漏极层10、漂移区域11、衬底区域12、源极区域13、金属层14A及金属层15上形成层间绝缘膜46。接着，由钨(W)等金属材料埋住形成于层间绝缘膜46的通孔，形成通孔电极45。之后，在层间绝缘膜46及通孔电极45上形成漏电极40及源电极41。如上，在第三实施方式的半导体元件3中，形成源极区域13的金属层14A使其延伸至衬底区域12。因此，使源极区域13和衬底区域12电连接。这样，通过电连接源极区域13和衬底区域12，能够将衬底区域12固定为与源极区域13同电位。该情况下，不需要在衬底区域12及源极区域13两方连接漏电极40，因此，能够降低漏电极40的布局的制約。其它的效果与第一、第二实施方式的半导体元件1、2相同。与第一实施方式的半导体兀件I相同，也可以在形成金属层14A及金属层15之后形成栅电极21。如图11所示，漏电极40也可以形成于半导体元件3的背面侧。(第四实施方式)图12为第四实施方式的半导体元件4的主要部分立体示意图。以下，參照图12，对第四实施方式的半导体元件4的构造进行说明。对于与用图2A 图IOC说明的构成相同的构成标注相同的符号并省略重复的说明。在图12中省略漏电极40及源电极41的图
/Jn ο(半导体元件4的构造)半导体元件4为三维的M0SFET。第四实施方式的半导体元件4如图12所示具备由金属材料(例如、钨(W))构成的栅电极21A。通过由电阻低的金属材料形成栅电极21A，能够降低栅极电阻。其结果，能够提高半导体元件4的开关速度。(半导体元件4的制造エ序)对半导体元件4的制造エ序进行说明。第三实施方式的半导体元件3、和第四实施方式的半导体元件4的不同仅是栅电极的材料(多晶硅(Poly-Si)和金属)的差异。因此，在该第四实施方式中，仅对栅电极21A的制造エ序进行说明，省略重复的说明。对于与由图2A 图IOC说明的构成相同的构成标注相同的符号并省略重复的说明。如參照图4E所说明的那样，对从掩膜92开ロ的漂移区域11、衬底区域12、及源极区域13的各自的一部分进行选择性的蚀刻，形成沟槽20t。使沟槽20t内在高温下暴露于氧化性环境中，在沟槽20t的侧面及底面形成栅极绝缘膜20。接着，在沟槽20t内隔着栅极绝缘膜20形成栅电极21。栅电极21A的形成由 于埋入性良好或不需要势垒金属等理由而优选使用W-CVD (钨CVD)。但是，栅电极21A的形成不限于W-CVD。只要能够确保埋入性，也可以使用例如Al-CVD和/或PVD。如上所述，第四实施方式的半导体元件4由与多晶硅相比电阻低的金属材料形成栅电极21A，所以可以降低栅极电阻。其结果，能够提高半导体元件4的开关速度。其它的效果与第一 第三实施方式的半导体元件I 3相同。如图13所示，也可以在漏极层10的背面侧形成漏电极40。(第五实施方式)图14A是第五实施方式的半导体元件5的主要部分立体示意图，图14B是图14A的X-Y位置的剖面示意图。下面,參照图14A及图14B对第五实施方式的半导体元件5的构造进行说明。对于与由图2A 图13说明的构成相同的构成标注相同的符号并省略重复的说明。在图14A中省略漏电极40及源电极41的图示。(半导体元件5的构造)半导体元件5为三维的M0SFET。如图14A及图14B所示，在半导体元件5中，在漏极层10上设有绝缘层50。另外，在半导体元件5中，在漂移区域11的表面，在绝缘层50的紧邻处，沿绝缘层50的长度方向选择性地设置P+型(第二导电型)的接触区域30。接触区域30与衬底区域12邻接。接触区域30的杂质浓度比衬底区域12的杂质浓度更高。接触区域30例如为能够将半导体装置100内产生的载流子(例如，空穴)排出到源电极41的载流子抽出区域。如图14B所示，在半导体元件5中，P+型的接触区域30隔着n_型的漂移区域11、与η.型的漏极层10接近地配置于距离L的位置。S卩，在源电极41及漏电极40之间，将接触区域30设为P侧、将漏极层10设为η侧的ρη ニ极管25形成于距漏极层10距离L的位置。(半导体元件5的制造エ序)图15Α 图15F是第五实施方式的半导体元件5的制造エ序的说明图。以下，參照图15Α 图15F对半导体元件5的制造エ序进行说明。对于与由图2Α 图12说明的构成相同的构成标注相同的符号并省略重复的说明。(掩膜形成エ序參照图15Α)准备半导体基板(半导体晶片)、即漏极层10。漏极层10的杂质浓度例如为IXlO18Cm-3以上。接着，以漏极层10的表面的一部分露出的方式选择性地形成绝缘层50。绝缘层50的材质为氧化硅(SiO2)。(蚀刻エ序參照图15B)如图15B所示，对从绝缘层50开ロ的漏极层10进行选择性的蚀刻。其結果，从漏极层10的表面直到内部形成沟槽lot。(漂移区域11形成エ序參照图15C)在沟槽IOt的内部通过外延生长法形成η型的漂移区域11。其結果，从漏极层10的表面直到内部形成漂移区域11。漂移区域11的杂质浓度例如为IXIO12CnT3 I X IO13Cm 3O 将漂移区域11的形成在中途中断，在残留于漂移区域11内的沟槽IOt内通过外延生长法形成P型的衬底区域12。其结果，从漂移区域11的表面直到内部形成衬底区域12。将衬底区域12的成长在中途中断，在残留于衬底区域12内的沟槽IOt内通过外延生长法形成η+型的源极区域13。其结果，从衬底区域12的表面直到内部选择性地形成源极区域13。对漂移区域11、衬底区域12及源极区域13的表面进行CMP (Chemical MechanicalPolishing)研磨。漂移区域11、衬底区域12及源极区域13的表面进行CMP研磨直至与绝缘膜50的表面为相同的高度。(栅电极21A及金属层14A、15的形成エ序參照图15D)如图I 所示，形成栅电极21A、金属层14A及金属层15。參照图IOA 图IOC对金属层14A及金属层15的形成エ序进行说明。參照图12对栅电极21A的成形エ序进行说明。因此，对栅电极21A、金属层14A及金属层15的形成エ序省略重复的说明。(掩膜形成エ序參照图15E)如图15E所示，以漂移区域11的一部分的表面露出的方式选择性地形成掩膜96。掩膜96的材质例如为氧化硅(SiO2)。(接触区域形成エ序參照图15F)向表面露出的漂移区域11离子注入P型杂质(例如，硼(B))，进行热处理。其结果，如图15F所示，在绝缘层50的紧邻处形成沿绝缘层50的长度方向延伸的接触区域30。离子注入后，除去掩膜96。图16是表示距离L(接触区域30和漏极层10间的距离)和半导体元件的耐压的关系的图。图16的横轴为距离し图16的纵轴为半导体元件5的元件耐压(V)。源极区域13/衬底区域12/漂移区域11中的元件耐压不取决于距离し因此，如图16的线A所示，相对于距离L，元件耐压(V)的值为一定。另ー方面，在有ρη ニ极管25的情况下，距离L越短则在ρη ニ极管25附近越容易产生空穴。因此，ρη ニ极管25的齐纳击穿增加。其结果如图16的线B所示，距离L越短，则元件耐压(V)越降低。在半导体元件5中，通过调整距离L，在栅电极21Α的下端部附近或衬底区域12和漂移区域11的接合界面发生雪崩击穿之前，在ρη ニ极管25附近能够发生雪崩击穿。即，在半导体元件5中，通过调整距离L，能够使由雪崩击穿导致的空穴产生的场所不在栅电极21的下端部附近或衬底区域12和漂移区域11的接合界面而在ρη ニ极管25附近。
在ρη ニ极管25附近产生的空穴通过设于ρη ニ极管25附近的接触区域30，快速地排出到源电极41侧。在半导体元件5中，ρη ニ极管25形成于衬底区域12外。因此，构成为，在ρη ニ极管25附近发生的空穴难以流入衬底区域12内。其结果，通过雪崩击穿发生的空穴难以流入衬底区域12内，能够抑制寄生双极晶体管的双向动作(Bipolar action),从而半导体元件5的元件耐压提高。如上，第五实施方式的半导体元件5在源电极41和漏电极40之间形成有将接触区域30作为P侧、将漏极层10作为η侧的ρη ニ极管25。其结果，半导体元件5的元件耐压提高。另外，在绝缘层50的紧邻处沿绝缘层50的长度方向形成接触区域30。其結果，容易进行形成掩膜96时的曝光对准。其它的效果与第一 第四实施方式的半导体元件I 4相同。如图17所示，也可以在漏极层10的背面侧形成漏电极40。(第五实施方式的变形例)图18Α及图18Β为第五实施方式的变形例的半导体元件6、7的主要部分示意图。 在第五实施方式的半导体元件5中，在绝缘层50的紧邻处、以沿绝缘层50的长度方向延伸的方式形成P+型的接触区域30。但是，形成接触区域30的位置不限于图14Α及图14Β所示的位置。例如也可以如图18Α所示，在离开绝缘层50的位置、以沿绝缘层50的长度方向延伸的方式形成接触区域30。另外，也可以如图18Β所示，在与绝缘层50的长度方向大致正交的方向上形成接触区域30。即使在图18所示的位置形成接触区域30的情况下，由于形成了将接触区域30作为P侧、将漏极层10作为η侧的ρη ニ极管，因此半导体元件6、7的元件耐压也能够提高。其它的效果与第一 第四实施方式的半导体元件I 4的效果相同。在图18Α所示的位置形成接触区域30的情况下，也可以省略绝缘层50。(其它实施方式)虽然对特定的实施方式进行了说明，但但这些实施方式是作为例子提出的，并非意在限定发明的范围，这些新的实施方式可以按照其它各种各样的方式实施，在不脱离发明的宗g的范围内，可以进行各种省略、置換、变更。这些实施方式及其变形包含于发明的范围及宗g内，并且包含于权利要求书记载的发明及其等价的范围内。例如，也可以将第一 第三实施方式的半导体元件I 3的栅电极20置换为第四实施方式的半导体兀件4的栅电极21A。也可以将第五实施方式的半导体兀件5的栅电极21A置换为第一 第三实施方式的半导体元件I 3的栅电极20。也可以省略第二实施方式的半导体元件2的金属层14。也可以省略第三实施方式的半导体兀件3的金属层15。也可以省略第三实施方式的半导体兀件3的金属层15。也可以将第四实施方式的半导体元件4的金属层14A置换为第一实施方式的半导体元件I的金属层14。也可以省略第四实施方式的半导体元件4的金属层14A。也可以省略第四实施方式的半导体元件4的金属层15。也可以将第五实施方式的半导体元件5的金属层14A置换为第一实施方式I的金属14。也可以省略第五实施方式的半导体兀件5的金属层14A。也可以省略第五实施方式的半导体元件5的金属层15。在第一 第四实施方式的半导体元件I 4中，也可以形成接触区域30。在上述各实施方式中，以η型的MOSFET为例进行了说明，但是，也可以是P型的MOSFET。该情况下，漏极层10、漂移区域及源极区域13为P型(第二导电型)，衬底区域12及接触区域 30为η型(第一导电型)。
权利要求
1.一种半导体元件，其特征在于，具备 漏极层，具有表面及背面； 漂移区域，从所述漏极层的表面直到内部地、选择性地设于所述漏极层； 衬底区域，从所述漂移区域的表面直到内部地、选择性地设于所述漂移区域； 源极区域，从所述衬底区域的表面直到内部地、选择性地设于所述衬底区域； 第一、第二金属层，从所述源极区域或所述漏极层的至少一方的表面直到内部地、选择性地设于所述源极区域或所述漏极层的至少一方； 沟槽状的栅电极，在与所述漏极层的表面大致平行的方向上，从所述源极区域的一部分贯通与所述源极区域的至少一部分邻接的衬底区域，并到达所述漂移区域的一部分；源电极，与所述第一金属层连接；以及漏电极，与所述漏极层或所述第二金属层连接。
2.如权利要求I所述的半导体元件，其中， 所述第一金属层延伸至所述衬底区域的至少一部分。
3.如权利要求I所述的半导体元件，其中， 所述栅电极由金属材料构成。
4.如权利要求I所述的半导体元件，其中， 还具备在所述漂移区域的表面、且在从所述漏极层表面离开的位置上选择性地设置并含有比所述衬底区域的杂质浓度更高浓度的杂质的接触区域。
5.如权利要求4所述的半导体元件，其中， 还具备从所述漏极层的表面直到内部地设于所述漏极层的绝缘层。
6.如权利要求5所述的半导体元件，其中， 包含所述接触区域的背面的平面和包含所述绝缘层的背面的平面在与所述平面垂直的方向上分开。
7.如权利要求I所述的半导体元件，其中， 所述漏极层、所述漂移区域及所述源极区域为第一导电型，所述衬底区域为第二导电型。
8.如权利要求4所述的半导体元件，其中， 所述漏极层、所述漂移区域及所述源极区域为第一导电型，所述衬底区域及所述接触区域为第二导电型。
9.如权利要求I所述的半导体元件，其中， 所述漏极层、所述漂移区域及所述源极区域为第二导电型，所述衬底区域为第一导电型。
10.如权利要求I所述的半导体元件，其中， 所述漏极层、所述漂移区域及所述源极区域为第二导电型，所述衬底区域及所述接触区域为第一一导电型。
11.一种半导体元件的制造方法，其特征在于，具有 在具有表面及背面的漏极层上，从所述漏极层的表面起，在与所述表面垂直的方向上选择性地形成第一沟槽的エ序； 在所述第一沟槽内按顺序形成漂移区域、衬底区域及源极区域的エ序；在与所述漏极层的表面大致平行的方向上，形成从所述源极区域的一一部分贯通与所述源极区域的至少一部分邻接的衬底区域并到达所述漂移区域的一部分的第二沟槽的工序; 在所述第二沟槽内形成栅极绝缘膜的工序； 在所述栅极绝缘膜的表面形成栅电极的工序； 在所述源极区域或所述漏极层的至少一方的表面上，从所述源极区域或所述漏极层的至少一方的表面直到内部地选择性地形成第三、第四沟槽的工序； 在所述第三、第四沟槽内的至少一方形成第一、第二金属层的工序； 形成与所述第一金属层电连接的源电极的工序；以及 形成与所述漏极层或所述第二金属层电连接的漏电极的工序。
12.如权利要求11所述的半导体元件的制造方法，其中， 所述第三沟槽在所述源极区域及衬底区域的表面，从所述源极区域及衬底区域的表面直到内部地选择性地形成。
13.如权利要求11所述的半导体元件的制造方法，其中， 通过同一工序形成所述第三、第四沟槽。
14.如权利要求11所述的半导体元件的制造方法，其中， 通过同一工序形成所述第一、第二金属层。
15.如权利要求11所述的半导体元件的制造方法，其中， 还具有在所述漂移区域的表面、且在从所述漏极层表面离开的位置上选择性地掺杂杂质，并形成含有比所述衬底区域的杂质浓度更高浓度的杂质的接触区域。
16.如权利要求15所述的半导体元件的制造方法，其中， 还具有在形成所述第一沟槽之前，在所述漏极层的表面选择性地形成绝缘膜的工序， 所述第一沟槽在形成所述绝缘膜的区域以外的区域形成。
全文摘要
本发明提供一种半导体元件，其具备漏极层；选择性地设于漏极层内的漂移区域；选择性地设于漂移区域内的衬底区域；选择性地设于衬底区域内的源极区域；在源极区域或漏极层的至少一方的内部，选择性地设于源极区域或漏极层的至少一方的第一、第二金属层；在与漏极层的表面大致平行的方向上，从源极区域的一部分贯通与源极区域的至少一部分邻接的衬底区域而到达漂移区域的一部分的沟槽状的栅电极；与第一金属层连接的源电极；以及与漏极层或第二金属层连接的漏电极。
文档编号H01L29/78GK102694025SQ201110301069
公开日2012年9月26日 申请日期2011年8月31日 优先权日2011年3月25日
发明者内原士 申请人:株式会社东芝