集成电路布局的制作方法

集成电路布局的制作方法
【专利摘要】本发明涉及一种集成电路布局，包含：VDD硅穿孔(VDD?TSV)，用以耦合正操作电压(VDD?TSV)；讯号硅穿孔(讯号TSV)用以耦合操作讯号；复数VSS硅穿孔，位于该VDD?TSV与该讯号TSV附近且用以耦合操作电压VSS；及一或多个重分布联机(RDL)，将该复数VSS硅穿孔连接在一起并形成围绕该VDD硅穿孔与该讯号硅穿孔的类网状散热结构。
【专利说明】集成电路布局

【技术领域】
[0001] 本发明涉及一种集成电路布局，尤其涉及一种具有硅穿孔的集成电路布局。

【背景技术】
[0002] 为了节省宝贵的布局空间或是增加内联机的效率，可将多个集成电路（1C)芯片 堆栈在一起成为一个1C封装结构。为了达到此目的，可使用一种三维（3D)堆栈封装技 术来将复数集成电路芯片封装在一起。此种三维（3D)堆栈封装技术广泛地使用到硅穿孔 (TSV)。硅穿孔（TSV)是一种垂直导电通孔，其可以完全贯穿硅晶圆、硅板、任何材料所制成 之衬底或芯片。现今，3D集成电路（3D 1C)被广用至许多的领域如内存堆栈、影像感测芯片 等。
[0003] 虽然硅穿孔有许多优点，但其亦为3D 1C的结构带来许多问题如热不匹配、机械应 力、散热问题等。现今，所有的电子装置皆竞相微缩，若硅穿孔所产生的多余热累积在芯片 内无法消散，会是一大问题。因此，需要一个解决方案来改善热消散效率。


【发明内容】

[0004] 本发明涉及一种集成电路布局，包含：VDD硅穿孔（VDD TSV)，用以耦合正操作电 压（VDD TSV);讯号硅穿孔（讯号TSV)用以耦合操作讯号；复数VSS硅穿孔，位于该VDD TSV 与该讯号TSV附近且用以耦合操作电压VSS ;及一或多个重分布联机（RDL)，将该复数VSS 硅穿孔连接在一起并形成围绕该VDD硅穿孔与该讯号硅穿孔的类网状散热结构。
[0005] 提供一种集成电路布局，包含：VDD硅穿孔（VDD TSV)，用以耦合正操作电压（VDD TSV) ;VSS硅穿孔（VSS TSV)，用以耦合操作电压VSS ;复数讯号硅穿孔（讯号TSV)，位于该 VDD TSV与该VSS TSV附近且用以耦合操作讯号；及多个重分布联机（RDL)，每一者将使用 相同讯号的该讯号硅穿孔连接在一起以在该VDD硅穿孔与该VSS硅穿孔附近形成线性散热 结构。

【专利附图】

【附图说明】
[0006] 图1显示根据本发明一实施例的集成电路布局的一部分背侧概图；
[0007] 图2显示根据本发明一实施例的图1所示的结构横剖面概图；
[0008] 图3显示根据本发明另一实施例的图1所示的结构横剖面概图；
[0009] 图4显示根据本发明一实施例的集成电路布局的背侧概图；
[0010] 图5显示根据本发明另一实施例的集成电路布局的背侧概图；
[0011] 图6显示根据本发明更另一实施例的集成电路布局的背侧概图；
[0012] 图7显示根据本发明更另一实施例的集成电路布局的背侧概图；
[0013] 图8显示根据本发明更另一实施例的集成电路布局的背侧概图；
[0014] 图9显示根据本发明更另一实施例的集成电路布局的背侧概图；
[0015] 图10显示根据本发明更另一实施例的集成电路布局的背侧概图。

【具体实施方式】
[0016] 下面将详细地说明本发明的较佳实施例，凡本文中所述的组件、组件子部、结构、 材料、配置等皆可不依说明的顺序或所属的实施例而任意搭配成新的实施例，这些实施例 当属本发明之范畴。在阅读了本发明后，熟知此项技艺者当能在不脱离本发明的精神和范 围内，对上述的组件、组件子部、结构、材料、配置等作些许的更动与润饰，因此本发明之专 利保护范围须视本权利要求书所附之权利要求所界定者为准，且这些更动与润饰当落在本 发明之权利要求内。
[0017] 本发明的实施例及图示众多，为了避免混淆，类似的组件系以相同或相似的标号 示之。图示意在传达本发明的概念及精神，故图中的所显示的距离、大小、比例、形状、连接 关系….等皆为示意而非实况，所有能以相同方式达到相同功能或结果的距离、大小、比例、 形状、连接关系….等皆可视为等效物而采用。
[0018] 图1显示根据本发明一实施例之芯片1的一部分背侧概图，其中背侧为不具有主 动组件如晶体管形成于其上的一侧。背侧系与芯片1的前侧相对，其中主动组件如晶体管 及内联机结构系形成于前侧上（在图2与3中被称为主动装置层100)。硅穿孔（TSVs，在 某些技术文件中又被称为贯穿电极、导电柱等）2、4与6会贯穿芯片1之衬底8(在图1中 未显示，请参考图2与3)并实体及电连接衬底8的背侧与前侧。硅穿孔2系用以将操作电 压VSS (在大部分的情况下VSS为接地，但在某些情况下VSS为强度低于VDD之电位准）耦 合至形成于芯片1的主动装置层100中的集成电路（未显示），故硅穿孔2又被称为VSS硅 穿孔（VSS TSV)。硅穿孔4 (在图1中只显示一个作为代表，但在图4-7中可布置复数个） 是用以将正操作电压VDD耦合至形成于芯片1的主动装置层100中的集成电路（未显示）， 故硅穿孔4又被称为VDD硅穿孔（VDDTSV)。硅穿孔6是用于将操作讯号如时脉讯号耦合至 形成于芯片1的主动装置层100中的集成电路（未显示），故硅穿孔4又被称为讯号硅穿孔 (讯号TSV)。在衬底8的背侧上，除了不同目的的各种硅穿孔外，尚有背侧绕线用的重分布 联机（RDLs)。重分布联机的功能可以被理解为硅穿孔之间的连接及/或硅穿孔与微凸块/ 凸块20/20'（在图1中未显示，但请参考图2与3)之间的连接，因此重分布联机是类似于 前侧上之主动装置层100中的内联机且在垂直芯片的方向上可以有嵌于介电层中的复数 层。图1中所示用以连接VSS硅穿孔的重分布联机被称为第一层级之重分布联机，此第一 层级之重分布联机不仅仅是将VSS硅穿孔连接在一起，其也是这些VSS硅穿孔与微凸块20 之间的连接（在图1中未显示，请参考图2与3)。图1的重分布联机为一实体连续且一体 成形的结构。但是，图1中可能省略了其它的重分布联机，例如将VDD硅穿孔连接至其微凸 块的重分布联机及/或将讯号硅穿孔连接至其微凸块的重分布联机。
[0019] 相较于寻常的主动组件如晶体管，硅穿孔具有微米级的超大尺寸。在一实施例中， 当硅穿孔具有圆形剖面时，其具有约30 μ m的直径。在另一实施例中，当硅穿孔具有圆形剖 面时，其具有约l〇ym的直径。在更另一实施例中，当硅穿孔具有圆形剖面时，其具有至少 lym的直径如6μπι。但，硅穿孔也可以具有非圆形的剖面。图1仅显示芯片1之背侧的一 部分作为说明用，然而，在芯片1的背侧上可遍布着数百个或数千个硅穿孔以占据并非整 个背侧面积但大部分的背侧面积。硅穿孔所占据的面积可以是芯片1之背侧面积的90%以 上。考虑到芯片1之前侧上之集成电路的复杂度、制造能力、热与机械的效应及成本，不同 硅穿孔之间的距离、每一种硅穿孔（即，VSS硅穿孔、VDD硅穿孔与讯号硅穿孔）的数量及重 分布联机的层数可有较大范围的变动。在VSS硅穿孔的数目系远大于VDD硅穿孔与讯号硅 穿孔的数量时（如图1中所示），将VSS硅穿孔布置于VDD硅穿孔与讯号硅穿孔的周围并利 用第一层级的重分布联机连接此些VSS硅穿孔（如图1中所示）能增加散热并屏蔽VDD硅 穿孔与讯号硅穿孔受到外部干扰。借着将大量的VSS硅穿孔布置在VDD硅穿孔与讯号硅穿 孔周围并利用重分布联机将其连在一起成为一类网状结构，硅穿孔所产生的热可被更平均 地分散并借由更大的表面积来散热。
[0020] 然而，当VSS硅穿孔的数量并未多于VDD硅穿孔与讯号硅穿孔的数量时，可据此改 变布置。例如，如图10中所示，当在一应用中需要较多的讯号硅穿孔而使讯号硅穿孔的数 量远多于VSS硅穿孔与VDD硅穿孔之总共数量或各别数量时，可将分享相同讯号的讯号硅 穿孔布置于VDD硅穿孔与VSS硅穿孔周围并利用重分布联机来连接分享相同讯号的讯号硅 穿孔，即交换VSS硅穿孔与讯号硅穿孔的角色并使讯号硅穿孔与连接这些硅穿孔的重分布 联机形成线性、不规则形状或网状的结构。相同的原理可被应用至VDD硅穿孔的数量远大 于VSS硅穿孔与讯号硅穿孔的数量的情况。
[0021] 现在参考图2与3,其显示根据本发明不同实施例的图1中所示结构的横剖面概 图。在图2中，芯片1包含：衬底8 ;设置于衬底8上的主动装置层100 ;用以连接衬底8之 前侧与其背侧的VSS硅穿孔2、VDD硅穿孔4与讯号硅穿孔6 ;用以隔离不同第一层级重分 布联机10的图案化下层隔绝层5 ;用以将不同VSS硅穿孔2连接在一起的第一层级重分布 联机10以及用以将硅穿孔连接至其微凸块20的第一层级重分布联机10 ;及微凸块20。衬 底8可以是硅衬底、聚合物衬底、绝缘层上覆硅基、碳化硅衬底、复合衬底等。主动装置层 100主要可包含晶体管、记忆胞、不同功能的电路、被动组件如电容器、电阻器及/或电感器 及电讯号与电压绕线用的内联机结构。应注意，在衬底8与硅穿孔系用来当作是中介层的 情况下，可省略主动装置层100,即主动装置层100为选择性的而非是必要的。
[0022] 硅穿孔可以是由通孔前置工艺（在晶体管之前制造硅穿孔）、中间通孔工艺（在晶 体管制成之后但在较低层次内联机的制造期间制造硅穿孔）、或通孔后置工艺（在内联机 之后才制造硅穿孔）所制成。无论是用何种工艺来制造硅穿孔，硅穿孔的基本结构皆维持 不变：通孔、在通孔侧壁上的介电层及填满通孔的导电材料。介电层与导电材料所用的材料 可取决于制造方法及所需的物理特性。氧化硅及/或氮化硅为最常被用来作为介电层的材 料。至于导电材料，其可包含阻障/黏着层材料及低电阻率材料，阻障/黏着层材料例如是 钽、氮化钽、钛、氮化钛、钨、氮化钨、钥、锰及/或铜，低电阻率材料例如是钨、铜、铝及/或多 晶硅。第一层级重分布联机10之材料可与衬底8之前侧上之内联机的所用材料相同，故重 分布联机与硅穿孔可使用相同的阻障/黏着层材料如钛与氮化钛及相同的低电阻率材料 如铜，或者重分布联机与硅穿孔可使用不同的材料。微凸块20为连接至另一芯片或中介层 或印刷电路板的对外接口，其材料只要是导电即可而无需多加限制。
[0023] 在图2中，借由第一层级重分布联机10所连接在一起的三个VSS硅穿孔2代表图 1中所示之借由第一层级重分布联机10所连接在一起的所有VSS硅穿孔2的三个相邻VSS 硅穿孔2。由于图1中的所有VSS硅穿孔2系皆由第一层级重分布联机10所连接在一起， 其具有相同的电压位准且其中的数个会分享相同的微凸块20。在图2中，三个VSS硅穿孔 经由第一层级重分布联机10来分享相同的微凸块20,但更多的VSS硅穿孔如四个VSS硅穿 孔或更少VSS硅穿孔如两个VSS硅穿孔经由第一层级重分布联机10来分享相同的微凸块 20。因此，对于图1中所示的所有VSS硅穿孔而言，其可经由第一层级重分布联机10来连 接至数个微凸块20。又，参考图2,彼此分离且与VSS硅穿孔分离的VDD硅穿孔4与讯号硅 穿孔6代表图1中所示的VDD硅穿孔4与讯号硅穿孔6。VDD硅穿孔4与讯号硅穿孔6系 经由不同的第一层级重分布联机而连接至不同的微凸块。应注意，由一或多种介电材料所 构成的下层隔绝层5系设置于衬底8与第一层级重分布联机之间，使得不同的第一层级重 分布联机之间得以电隔绝。
[0024] 现在参考图3,其系类似于图2所示的实施例，但图3所示的实施例不只是显示了 第一层级的重分布联机10而更显示了第二层级的重分布联机17。在图3中，第一层级的重 分布联机10是经由导电通孔15而连接至第二层级的重分布联机17,第二层级的层级的重 分布联机17再连接至微凸块20'。应了解，通孔15与微凸块20'的数量并非是本发明的关 键参数，熟知此项技艺者可基于布局与装置需求来调整其数量。
[0025] 在阅读了图1-3之相关阐述后，熟知此项技艺者应能了解本发明的原理与精神。 本发明借着将大量的第一类型的硅穿孔设置在第二类型及/或第三类型的硅穿孔的周围 并利用重分布联机连接这些第一类型的硅穿孔以形成线性、不规则形状或类网状的结构， 使硅穿孔所产生的热分布更均匀并借由更大的表面积来散热，提供具有硅穿孔的改良整合 集成电路结构。本说明书中的所有「类网状结构」一词系指具有至少一封闭重分布联机与 连接至此联机之一硅穿孔的结构。
[0026] 图4-9显示了根据本发明不同实施例之不同芯片的背侧概图。在图4中，所有硅 穿孔（包含所有的VSS硅穿孔、VDD硅穿孔与讯号硅穿孔）系位于格距为G的栅格中，每一 个硅穿孔系站在格点上且所有的第一层级重分布联机是位于栅格的网格线上（水平与垂 直）。任何一个VDD硅穿孔及/或讯号硅穿孔系被VSS硅穿孔与连接此些VSS硅穿孔的第 一层级重分布联机所围绕。所有相邻的VSS硅穿孔皆由垂直及/或水平的第一层级重分布 联机所连接在一起，这些VSS硅穿孔及第一层级重分布联机共同形成类网状结构，大幅地 改善散热。应注意，格距G可基于制造能力、布局设计、效能考量等来加以调整。类似地，若 讯号硅穿孔的数量大于VSS硅穿孔及/或VDD硅穿孔的数量，可交换VSS硅穿孔与讯号硅 穿孔的角色，是以VSS硅穿孔及/或VDD硅穿孔可被不同群组的讯号硅穿孔（S卩，每一组讯 号硅穿孔会分享相同的讯号，但不同组的讯号硅穿孔可能会使用不同的讯号）所围绕。相 同的原理可应用至VDD硅穿孔的数量大于VSS硅穿孔及/或讯号硅穿孔的数量的情况，在 此种情况下，VSS硅穿孔及/或讯号硅穿孔可被VDD硅穿孔所围绕。
[0027] 虽然在图4中，每个格点皆被一硅穿孔所占据且所有的网格线（除了在VDD及/ 或讯号硅穿孔免除区域内）皆被第一层级重分布联机所占据（即，所有的网格线形成VDD 及/或讯号硅穿孔免除区域），但本发明不限于此。某些免除区域具有矩形形状但其它的 免除区域可能具有不规则的形状。在一免除区域中的VDD硅穿孔及/或讯号硅穿孔似乎像 是与其它免除区域中的VDD硅穿孔及/或讯号硅穿孔隔离，但若有需要，不同免除区域中的 VDD硅穿孔及/或讯号硅穿孔可借由第二层级重分布联机或更高层级重分布联机来加以电 连接。例如，在一免除区域中的VDD硅穿孔可借由一第二层级重分布联机而连接至另一免 除区域中的VDD硅穿孔。例如，在一免除区域中的讯号硅穿孔可借由一第二层级重分布联 机而连接至另一免除区域中的讯号硅穿孔。连接免除区域外之所有硅穿孔的第一层级重分 布联机无需具有水平与垂直走向，其可以如图5中所示，具有倾斜走向。在此情况下，在免 除区域外可能会有至少一个孤立的硅穿孔未被第一层级重分布联机所连接，且每个免除区 域可能不会是矩形。或者，若不需要这么多的硅穿孔，则可如图8中所示，可闲置某些格点 使其不被硅穿孔所占据。除了改变重分布联机的走向及/或闲置某些格点外，硅穿孔无需 站在格点上。如图6中所示，偶数列的硅穿孔与奇数列的硅穿孔相互交错。
[0028] 又，可如图7中所示，将不同类型的硅穿孔如冗余硅穿孔添加至系统中。由于冗余 硅穿孔无需传递讯号也无需耦合电压，故其可如图7中所示孤立地占据一处并被VSS硅穿 孔及连接VSS硅穿孔的第一层级重分布联机所围绕。或者，可利用一或多条第一层级重分 布联机来连接相邻的冗余硅穿孔而形成线性（如图9所示）或不规则形状（未显示）的散 热结构，借此改善散热效果。
[0029] 在阅读了前述段落后，熟知此项技术者可自图4-9之每一实施例撷取出至少一特 征。极重要的是，本发明不只是可以包含全部这些特征，且本发明也可包含此些特征以任何 方式加以组合的任意组合。例如，可在图4-9的所有实施例中以任何方式加入冗余硅穿孔。 例如，可在图4-9的所有实施例中以任何方式加入不具有硅穿孔占据的闲置格点。
[0030] 上述实施例仅是为了方便说明而举例，虽遭所属【技术领域】的技术人员任意进行修 改，均不会脱离如权利要求书中所欲保护的范围。
【权利要求】
1. 一种集成电路布局，包含： VDD硅穿孔（VDD TSV)，用以耦合正操作电压（VDD TSV); 讯号硅穿孔（讯号TSV)用以耦合操作讯号； 复数VSS硅穿孔，位于该VDD TSV与该讯号TSV附近且用以耦合操作电压VSS ;及 一或多个重分布联机（RDL)，将该复数VSS硅穿孔连接在一起并形成围绕该VDD硅穿孔 与该讯号硅穿孔的类网状散热结构。
2. 如权利要求1所述的集成电路布局，其特征在于，该VDD硅穿孔、该讯号硅穿孔与该 复数VSS硅穿孔形成格栅且每一者皆站在格点上。
3. 如权利要求2所述的集成电路布局，其特征在于，连接该复数VSS硅穿孔的重分布联 机形成格栅的水平与垂直网格线。
4. 如权利要求3所述的集成电路布局，其特征在于，该水平与垂直网格线形成用以包 含至少一 VDD硅穿孔及/或至少一讯号硅穿孔的复数VDD及/或讯号免除区域。
5. 如权利要求2所述的集成电路布局，其特征在于，连接该复数VSS硅穿孔的该重分布 联机具有倾斜走向。
6. -种集成电路布局，包含： VDD硅穿孔（VDD TSV)，用以耦合正操作电压（VDD TSV); VSS硅穿孔（VSS TSV)，用以耦合操作电压VSS ; 复数讯号硅穿孔（讯号TSV)，位于该VDD TSV与该VSS TSV附近且用以耦合操作讯号； 及 多个重分布联机（RDL)，每一该重分布联机将使用相同讯号的该讯号硅穿孔连接在一 起以在该VDD硅穿孔与该VSS硅穿孔附近形成线性散热结构。
7. 如权利要求6所述的集成电路布局，其特征在于，连接该讯号硅穿孔的重分布联机 为第一层级之重分布联机。
8. 如权利要求7所述的集成电路布局，更包含借由第二层级之重分布联机而连接至该 VDD硅穿孔的另一 VDD硅穿孔及借由第二层级之重分布联机而连接至该VSS硅穿孔的另一 VSS娃穿孔。
9. 如权利要求6所述的集成电路布局，更包含至少一冗余硅穿孔。
10. 如权利要求6所述的集成电路布局，更包含由第一层级之重分布联机所连接的复 数冗余硅穿孔。
【文档编号】H01L23/367GK104124241SQ201310156761
【公开日】2014年10月29日 申请日期:2013年4月28日 优先权日:2013年4月28日
【发明者】黄昭元, 何岳风, 杨名声, 陈辉煌 申请人:艾芬维顾问股份有限公司