功率半导体器件的制作方法
【专利摘要】本发明公开了一种功率半导体器件。该功率半导体器件包括衬底、设置在衬底上的第一半导体层、设置在第一半导体层上的第二半导体层，设置在第二半导体层上并且露出第二半导体层的一部分的第三半导体层、设置在第二半导体层的经由第三半导体层露出的部分上的栅电极以及设置在第三半导体层上在栅电极的两侧处以彼此间隔开的源电极和漏电极。在第三半导体层中在栅电极和漏电极之间形成电隔离区域。
【专利说明】功率半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2012年11月08日在韩国提交的韩国专利申请第10_2012_0125842号的优先权，所述申请以其全文通过引用合并在本文中，如在本文中完全记载一样。
【技术领域】
[0003]本发明的实施方案涉及功率半导体器件。
【背景技术】
[0004]功率半导体器件分为肖特基势垒二极管、金属半导体场效应晶体管和高电子迁移率晶体管(HEMT)。
[0005]由于其作为在高至毫米波频率的超高频率下工作的集成电路器件的优异电子迁移率和低噪声特性，HEMT被广泛使用。由于采用HEMT的应用系统变得更复杂和精细，因此需要提高HEMT的特性，具体是射频(RF)特性。
[0006]最大振荡频率(Fmax)是评价HEMT的RF特性的非常重要的因素。可以通过调整小信号参数和提高DC特性来提高最大振荡频率(Fmax)。存在许多影响HEMT的DC特性和小信号参数的其它变量。将在下文中描述其中作为最重要因素的栅极凹部结构。
[0007]图1是示意性地示出具有第一栅极凹部结构的常规HEMT器件的侧视截面图，第一栅极凹部结构具有设置有栅电极的宽凹部区域。图2是示意性地示出具有第二栅极凹部结构的HEMT器件的侧视截面图，第二栅极凹部结构具有设置有栅电极的窄凹部区域。
[0008]参考图1和图2，常规HEMT器件IA和IB中的每一个都包括衬底10、设置在衬底10上的缓冲层20、设置在缓冲层20上的阻挡层30和设置在阻挡层30上的盖层40。
[0009]常规HEMT器件IA和IB分别包括通过部分地移除盖层40以露出阻挡层30而形成的凹部区域R1和R2。在凹部区域R1和R2的每个中设置栅电极53，并且在盖层40上设置源电极51和漏电极52。
[0010]图1中示出的HEMT器件IA具有第一栅极凹部结构，第一栅极凹部结构具有通过部分地移除盖层40的除了其上设置有源电极51和漏电极52的区域以外的区域而形成的宽凹部区域。图2中示出的HEMT器件IB具有第二栅极凹部结构，第二栅极凹部结构具有通过部分地移除盖层40的仅将要形成栅电极53的区域而形成的窄凹部区域。
[0011]具有第二栅极凹部结构的HEMT器件IB比具有第一栅极凹部结构的HEMT器件IA具有更大的最大漏极电流(Idss,_)和更大的最大跨导(Gm,_)。这是因为，在具有第一栅极凹部结构的HEMT器件IA中，形成在阻挡层30的通过凹部区域Rl露出的表面上的自由表面状态40a(用X标记)呈现出负电荷的表面状态以改变沟道21中的场强，从而降低了面载流子密度(sheet carrier density) (ns)。
[0012]同时，虽然HEMT器件IB具有优异的DC特性，但是相比于具有第一栅极凹部结构的HEMT器件IA的RF特性，具有第二栅极凹部结构的HEMT器件IB的RF特性没有得到提高。这是因为具有导电性的盖层40形成为直到具有第二栅极凹部结构的HEMT器件IB中的栅电极53附近，以减少栅电极和漏电极之间的实际距离(substantial distance),从而增加栅电极和漏电极之间的电容(Cgd)。由于相比于栅电极和漏电极之间的电容(Cgd)对RF特性的影响，小信号参数对RF特性的影响较低，因此描述集中在电容(Cgd)上。
[0013]因此，需要开发具有优异DC特性和优异RF特性的功率半导体。
【发明内容】
[0014]实施方案提供了功率半导体器件。
[0015]在一个实施方案中，功率半导体器件包括衬底、设置在衬底上的第一半导体层、设置在第一半导体层上的第二半导体层、设置在第二半导体层上并且露出第二半导体层的一部分的第三半导体层、设置在第二半导体层的经由第三半导体层露出的部分上的栅电极以及设置在第三半导体层上在栅电极的两侧处以彼此间隔开的源电极和漏电极。在第三半导体层中在栅电极和漏电极之间形成电隔离区域(electrical segregation region)。
[0016]电隔离区域可以设置成相邻于漏电极。
[0017]栅电极可以接触第二半导体层。
[0018]电隔离区域可以形成在第三半导体层中且延伸至第二半导体层的一部分。
[0019]可以在第一半导体层的接触第二半导体层的界面处设置沟道层，并且电隔离区域可以与沟道层间隔开。
[0020]第二半导体层的通过第三半导体层露出的部分的宽度可以对应于栅电极的长度。
[0021]栅电极的连接至第二半导体层的部分可以具有比栅电极的相反部分的宽度小的览度。
[0022]第二半导体层可以具有凹陷部分，并且可以在凹陷部分上设置栅电极。
[0023]凹陷部分可以对应于第二半导体层的经由第三半导体层露出的部分。
[0024]可以在第三半导体层上设置钝化层。
[0025]注入电隔离区域中的离子可以具有与第三半导体层的导电类型不同的导电类型。
[0026]设置在第二半导体层中的电隔离区域的厚度可以小于整个第二半导体层的厚度。
[0027]电隔离区域可以包括Mg、Zn、Ca、Sr、Ba、Fe或Ar中的至少一种。
[0028]在另一实施方案中，功率半导体器件包括:源电极、漏电极和设置在源电极与漏电极之间的栅电极、设置在源电极和漏电极下方并且具有其宽度与栅电极的长度对应的开放区域的第三半导体层、设置在第三半导体层下方并且通过开放区域连接至栅电极的第二半导体层以及设置在第二半导体层下方的第一半导体层。第三半导体层包括设置成相邻于栅电极的第一区域、设置成相邻于漏电极的第二区域和设置在第一区域和第二区域之间并且将第一区域与第二区域电分离的第三区域。
[0029]第三区域可以是其中注入有具有与第三半导体层的导电类型不同的导电类型的离子的电隔离区域。
[0030]第三区域可以设置成相邻于漏电极。
[0031]功率半导体器件还可以包括设置在第一半导体层下方的衬底和设置在衬底与第一半导体层之间的过渡层。
[0032]第三区域可以包括Mg、Zn、Ca、Sr、Ba、Fe或Ar中的至少一种。
[0033]第二半导体层可以具有凹陷部分，并且可以在凹陷部分上设置栅电极。[0034]在另一实施方案中，功率半导体器件包括衬底、设置在衬底上的第一半导体层、设置在第一半导体层上的第二半导体层、设置在第二半导体层上并且露出第二半导体层的一部分的第三半导体层、设置在第二半导体层的经由第三半导体露出的部分上的栅电极、设置在第三半导体层上在栅电极的两侧处以彼此间隔开的源电极和漏电极。在栅电极和漏电极之间，第三半导体层的相邻于栅电极的部分与第三半导体层的相邻于漏电极的另一部分电分离。
[0035]第二半导体层的通过第三半导体层露出的部分的宽度大于栅电极的长度。
【专利附图】
【附图说明】
[0036]可以参考下面的附图详细描述布置和实施方案，其中相同的附图标记表示相同的要素，其中:
[0037]图1是示意性地示出具有第一栅极凹部结构的常规高电子迁移率晶体管(HEMT)器件的侧视截面图，第一栅极凹部结构具有设置有栅电极的宽凹部区域；
[0038]图2是示意性地示出具有第二栅极凹部结构的常规HEMT器件的侧视截面图，第二栅极凹部结构具有设置有栅电极的窄凹部区域；
[0039]图3是示出根据本公开内容的一个实施方案的功率半导体器件的侧视截面图；
[0040]图4是示出根据本公开内容的另一实施方案的功率半导体器件的侧视截面图；
[0041]图5是示出根据本公开内容的另一实施方案的功率半导体器件的侧视截面图；
[0042]图6是示出根据本公开内容的另一实施方案的功率半导体器件的侧视截面图；
[0043]图7是示出根据本公开内容的另一实施方案的功率半导体器件的侧视截面图；
[0044]图8至图11是示出图3至图7的截面A的局部放大图。
[0045]图12至图14是用于描述制造根据本公开内容的实施方案的功率半导体器件的方法的视图；
[0046]图15是用于描述根据本公开内容的一个实施方案的功率半导体器件的RF特性的曲线图；
[0047]图16是示出用于描述根据本公开内容的一个实施方案的功率半导体器件的DC特性的Idss,_和Gm,_的图表；以及
[0048]图17是示出用于描述根据本公开内容的一个实施方案的功率半导体器件的RF特性的Ft和Fmax的图表。
【具体实施方式】
[0049]在下文中，将参考附图来描述实施方案。可以提供本公开内容的各种其它修改实施方案，且本公开内容的范围不应限于将在下文中详细描述的实施方案。本公开内容的实施方案向本领域技术人员提供本公开内容的更全面的说明。
[0050]将理解，当元件被称作在另一元件“上”或“下方”时，它可以直接地在元件上/下方，并且也可以存在一个或更多个中间元件。当元件被称作“上”或“下方”时，基于元件可以包括“在元件下方”以及“在元件上”。
[0051]在附图中，为便于描述和清楚，每层的厚度或尺寸被放大、省略或示意性地示出。另外，每个构成元件的尺寸或面积不完全反映其实际尺寸。[0052]图3是示出根据本公开内容的一个实施方案的功率半导体器件100A的侧视截面图。
[0053]参考图3,功率半导体器件100A包括衬底110、第一半导体层120、第二半导体层130、第三半导体层150、源电极161、漏电极162和栅电极163。
[0054]衬底110可以是蓝宝石衬底(Al2O3)、硅衬底(Si)、碳化硅衬底(SiC)、氮化镓衬底(GaN)或砷化镓衬底(GaAs)，但不限于此。
[0055]在衬底110上形成包括第一半导体层120和第二半导体层130的异质结结构140。
[0056]在衬底110上生长第一半导体层120之前，可以生长过渡层115以减少用于形成衬底110和第一半导体层120的材料之间的晶格常数差异。过渡层115可以具有单层结构如AlN和AlGaN、或多层结构如AlN/AlGaN、AlN/GaN和AlGaN/AlGaN，但不限于此。此外，过渡层115可以具有其中Al的含量变化的多层结构AlGaN。例如，为了减少衬底110和第一半导体层120之间的晶格常数差异，过渡层115可以包括Al，Al的量朝着第一半导体层120减少，但不限于此。
[0057]在过渡层115上生长包括第一半导体层120和第二半导体层130的异质结结构140。
[0058]第一半导体层120和第二半导体层130由具有不同极化率和能带隙的材料形成。第一半导体层120可以具有比第二半导体层130的极化率和能带隙小的极化率和能带隙。
[0059]第一半导体层120可以是未掺杂的或掺杂的半导体层，并且可以包括例如选自GaN,InN、AlN、InGaN,AlGaN,InAlGaN、AlInN、GaAs、AlGaAs、InGaAs、AlInGaAs、GaP、AlGaP、InGaP、AlInGaP以及InP中的至少一种。
[0060]第二半导体层130可以是未掺杂的或掺杂的半导体层，并且可以包括例如选自GaN,InN、AlN、InGaN,AlGaN,InAlGaN、AlInN、GaAs、AlGaAs、InGaAs、AlInGaAs、GaP、AlGaP、InGaP、AlInGaP以及InP中的至少一种。
[0061]由于在第一半导体层120和第二半导体层130之间的能带隙差异，在第一半导体层120和第二半导体层130之间的结界面处发生能带不连续，并且由于在第一半导体层120和第二半导体层130之间的晶格常数差异而发生极化。因此，形成二维电子气(2-DEG)层。2-DEG层可以在第一半导体层120的接触第二半导体层130的界面处形成并且可以用作沟道层122。2-DEG层也可以在第一半导体层120中从第一半导体层120的接触第二半导体层130的界面处延伸而形成。
[0062]在第二半导体层130上设置第三半导体层150。
[0063]形成第三半导体层150以在设置在其上的源电极161和漏电极162之间提供良好的欧姆接触并且可以由通过掺杂的η型半导体形成。第三半导体层150可以包括以高浓度掺杂的GaAs或GaN。
[0064]第三半导体层150具有部分地露出第二半导体层130的开放区域P。经由开放区域P在第二半导体层130上设置栅电极163。在第三半导体层150的在栅电极163的两侧处的非开放区域上设置源电极161和漏电极162以彼此间隔开。栅电极163可以接触第二半导体层130。
[0065]在图3中示出的第三半导体层150具有形成开放区域P的倾斜侧壁。然而，根据用于形成开放区域P的蚀刻方法，侧壁可以是垂直壁或倾斜壁，但不限于此。[0066]源电极161和漏电极162彼此进行欧姆接触并且可以具有包括选自铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)、铜(Cu)以及金(Au)中的至少一种的单层或多层结构，但不限于此。为了改善源电极161和漏电极162之间的欧姆接触特性，可以以高浓度掺杂第二半导体层130和第一半导体层120的设置在源电极161和漏电极162下方的部分。
[0067]栅电极163进行肖特基接触并且可以具有包括选自钼(Pt)、钥(Mo)、钛(Ti)、金(Au)、钯(Pd)、钨(W)、镍(Ni)、铱(Ir)以及锇(Os)中的至少一种的单层或多层结构，但不限于此。
[0068]栅电极163经由第三半导体层150的开放区域P结构上连接至第二半导体层130。
[0069]开放区域P的宽度W1可以对应于栅电极163的长度Q (栅极长度)。即，第二半导体层130的通过第三半导体层150露出的部分的宽度可以对应于栅电极163的长度GJ栅极长度)。参考图3，开放区域P的宽度W1与栅电极163的长度相同。然而，开放区域P的宽度W1可以大于栅电极163的长度以确保工艺裕度。
[0070]第二半导体层130的除通过开放区域P露出的部分以外的上表面覆盖有第三半导体层150。第二半导体层130的上表面的通过开放区域P露出的部分可以覆盖有栅电极163。
[0071]在第三半导体层150中在栅电极163和漏电极162之间设置电隔离区域150a。根据一个实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。
[0072]图3示出电隔离区域150a的一侧设置在与漏电极162的靠近栅电极163的一个边缘相同的线上。然而，电隔离区域150a也可以设置在栅电极163和漏电极162之间以靠近漏电极162。
[0073]电隔离区域150a将第三半导体层150的设置在栅电极163和电隔离区域150a之间的部分与第三半导体层150的设置在电隔离区域150a和漏电极162之间的另一部分电分离。
[0074]换言之，第三半导体层150包括设置成相邻于栅电极163的第一区域150_1、设置成相邻于漏电极162的第二区域150-2以及设置在第一区域150-1和第二区域150-2之间的第三区域150-3。第三区域150-3将第一区域150-1与第二区域150-2电分离。
[0075]第三半导体层150的第三区域150-3是电隔离区域150a。根据实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。
[0076]注入电隔离区域150a的离子可以是具有与第三半导体层150不同的导电类型的离子。由于第三半导体层150包括第一导电类型离子，因此电隔离区域150a可以包括第二导电类型离子。例如，当第三半导体层150包括η-型离子时，P-型掺杂剂可以注入到电隔离区域150a以电打开第三半导体层150。例如,可以注入Mg、Zn、Ca、Sr以及Ba等。可替换地，掺杂剂如Fe、Mg以及Ar可以注入到电隔离区域150a以破坏第三半导体层150的结晶度，从而电打开第三半导体层150。
[0077]第三半导体层150的第一区域150-1、第三区域150-3以及第二区域150-2从栅电极163侧至漏电极162侧依次排列。
[0078]第三区域150-3的一侧可以设置在与漏电极162的靠近栅电极163的一个边缘相同的线上。就这点而言，第二区域150-2可以设置为对应于漏电极162的宽度。
[0079]根据一个实施方案，由于第二半导体层130的除设置有栅电极163的开放区域P以外的区域覆盖有第三半导体层150，因此以与上面参考图2描述的结构类似的方式获得优异的DC特性。此外，通过在第三半导体层150中在栅电极163和漏电极162之间形成电隔离区域150a，栅电极163和漏电极162之间的实际距离增加，并且因此栅电极163和漏电极162之间的电容减小。因此，与图2中所示的功率半导体器件相比，图3中所示的功率半导体器件可以同时具有优异的DC特性和优异的RF特性。由于电隔离区域150a更靠近漏电极162，因此栅电极163和漏电极162之间的实际距离增加。因此，可以进一步提高RF特性。
[0080]包含在第三半导体层150中的电隔离区域150a的厚度可以与整个第三半导体层150的厚度相同。
[0081]可以在第三半导体层150上形成钝化层170。钝化层170保护器件免受物理冲击或化学污染并且可以由氮化硅或氧化硅形成。
[0082]源电极161和漏电极162的未覆盖有钝化层170的部分可以分别连接至地和外部电源。虽然本文中未示出，但连接至栅电极163的栅极焊垫(未示出)可以连接至外部电源。
[0083]图4是示出根据本公开内容的另一实施方案的功率半导体器件100B的侧视截面图。将不详细描述与之前的实施方案的那些构成元件相同的构成元件并且将只描述不同的构成元件。
[0084]参考图4，功率半导体器件100B包括衬底110、第一半导体层120、第二半导体层130、第三半导体层150、源电极161、漏电极162以及栅电极163。
[0085]由于第一半导体层120和第二半导体层130之间的能带隙差异，在第一半导体层120和第二半导体层130之间的结界面处发生能带不连续，并且由于第一半导体层120和第二半导体层130之间的晶格常数差异而发生极化。因此，二维电子气(2-DEG)层形成。2-DEG层可以在第一半导体层120的接触第二半导体层130的界面处形成并且可以用作沟道层122。
[0086]第三半导体层150包括露出第二半导体层130的部分的开放区域P。经由开放区域P在第二半导体层130上设置栅电极163。在第三半导体层150的在栅电极163的两侧处的非开放区域上设置源电极161和漏电极162以彼此间隔开。
[0087]栅电极163经由第三半导体层150的开放区域P结构上连接至第二半导体层130。
[0088]开放区域P的宽度W1可以对应于栅电极163的长度Q (栅极长度)。即，第二半导体层130的通过第三半导体层150露出的部分的宽度可以对应于栅电极163的长度GJ栅极长度)。参考图4，开放区域P的宽度W1与栅电极163的长度相同。然而，开放区域P的宽度W1可以大于栅电极163的长度以确保工艺裕度。
[0089]在第三半导体层150中在栅电极163和漏电极162之间设置电隔离区域150a。根据实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。电隔离区域150a可以设置在栅电极163和漏电极162之间以靠近漏电极162。
[0090]电隔离区域150a将第三半导体层150的设置在栅电极163和电隔离区域150a之间的部分与第三半导体层150的设置在电隔离区域150a和漏电极162之间的另一部分电分离。
[0091]换言之，第三半导体层150包括设置成相邻于栅电极163的第一区域150_1、设置成相邻于漏电极162的第二区域150-2以及设置在第一区域150-1和第二区域150-2之间的第三区域150-3。第三区域150-3将第一区域150-1与第二区域150-2电分离。
[0092]第三半导体层150的第三区域150-3是电隔离区域150a。根据实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。
[0093]由于第三半导体层150包括第一导电类型离子，因此电隔离区域150a可以包括第二导电类型离子。例如，当第三半导体层150包括η-型离子时，P-型掺杂剂可以注入到电隔离区域150a以电打开第三半导体层150。例如,可以注入Mg、Zn、Ca、Sr以及Ba等。可替换地，掺杂剂如Fe、Mg以及Ar可以注入到电隔离区域150a以破坏第三半导体层150的结晶度，从而电打开第三半导体层150。
[0094]第三半导体层150的第一区域150-1、第三区域150_3以及第二区域150_2从栅电极163侧至漏电极162侧依次排列。
[0095]第三区域150-3的一侧可以设置在与漏电极162的靠近栅电极163的一个边缘相同的线上。在这点上，可以设置第二区域150-2以对应于漏电极162的宽度。
[0096]包含在第三半导体层150中的电隔离区域150a的厚度可以与整个第三半导体层150的厚度相同。
[0097]电隔离区域150a可以在第三半导体层150中延伸至第二半导体层130的部分而形成。
[0098]由于电隔离区域150a不应该影响沟道层122，因此通过预定距离将电隔离区域150a与沟道层122间隔开，使得第二半导体层130的至少一部分置于电隔离区域150a与沟道层122之间。S卩，沟道层122设置在第一半导体层120的接触第二半导体层130的界面处，并且电隔离区域150a与沟道层122间隔开。因此，电隔离区域150a的延伸至第二半导体层130的一部分的部分的厚度H1小于第二半导体层130的厚度H2。为了确保可靠性，电隔离区域150a可以延伸到第二半导体层130中达到第二半导体层130的厚度H2的70%。
[0099]电隔离区域150a的延伸至第二半导体层130的部分的延伸部分可以用作轻掺杂漏极(LDD)区。
[0100]图5是示出根据本公开内容的另一实施方案的功率半导体器件100C的侧视截面图。将不详细描述与之前的实施方案的那些构成元件相同的构成元件，将只描述不同的构成元件。
[0101]参考图5，在功率半导体器件100C中，电隔离区域150a设置在第三半导体层150中在栅电极163和漏电极162之间。根据实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。电隔离区域150a可以设置在栅电极163和漏电极162之间以接近漏电极162。
[0102]电隔离区域150a的厚度可以小于第三半导体层150的整个厚度。S卩，电隔离区域150a可以将第三半导体层150的设置在栅电极163和电隔离区域150a之间的部分与第三半导体层150的设置在电隔离区域150a和漏电极162之间的另一部分不完全电分离。
[0103]电隔离区域150a可以围绕第三半导体层150的表面形成，即，在功率半导体器件100C的不与第二半导体层130接触的上部处形成。电隔离区域150a可以与第二半导体层130间隔开，使得第三半导体层150的部分置于电隔离区域150a与第二半导体层130之间。
[0104]图6是示出根据本公开的另一实施方案的功率半导体器件100D的侧视截面图。将不详细描述与之前的实施方案的那些构成元件相同的构成元件，将只描述不同的构成元件。
[0105]参考图6，在功率半导体器件100D中，电隔离区域150a设置在第三半导体层150中在栅电极163和漏电极162之间。根据实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。电隔离区域150a可以设置在栅电极163和漏电极162之间而不接触漏电极162。
[0106]g卩，电隔离区域150a设置在第三半导体层150中在栅电极163和漏电极162之间但也可以不形成在第三半导体层150的在漏电极162下方的部分中。
[0107]图7是示出根据本公开内容的另一实施方案的功率半导体器件100E的侧视截面图。将不详细描述与之前的实施方案的那些构成元件相同的构成元件，将只描述不同的构成元件。
[0108]参考图7，在功率半导体器件100E中，电隔离区域150a设置在第三半导体层150中在栅电极163和漏电极162之间。根据实施方案，电隔离区域150a可以是通过离子注入形成的离子注入区域。电隔离区域150a可以设置在栅电极163和漏电极162之间以与漏电极162接触。
[0109]电隔离区域150a设置在第三半导体层150中在栅电极163和漏电极162之间以部分重叠漏电极162。
[0110]g卩，电隔离区域150a可以设置在第三半导体层150中在栅电极163和漏电极162之间，使得电隔离区域150a的一部分部分地重叠漏电极162并且电隔离区域150a的另一部分不重叠漏电极162。
[0111]图8至图11是示出图3至图7的截面A的局部放大图。
[0112]首先，参考图8，在栅电极163中，连接至第二半导体层130的部分的宽度(即，栅极长度GJ可以小于未连接至第二半导体层130的相反部分的宽度W2。例如，栅电极163可以是T形栅电极或蘑菇形栅电极。
[0113]在高速半导体器件中，由于栅极长度减小，因此调制特性提高。然而，栅极长度的减小导致栅电极的横截面面积减少，从而增大栅电极的电阻Rg。因此，当使用T形栅电极或蘑菇形栅电极时，栅极长度可以减小且横截面面积增加，从而降低电阻Rg。
[0114]在图8中，示例性地示出T形栅电极163。然而，任意其它结构也可以施加到栅电极，只要栅电极具有短的栅极长度&和宽的横截面面积即可。
[0115]参考图9，第二半导体层130具有凹陷部分130R，并且可以在凹陷部分130R上设置栅电极163。
[0116]凹陷部分130R从第二半导体层130的接触第三半导体层150的表面朝着第一半导体层120凹陷以对应于第三半导体层150的开放区域P。即，可以形成凹陷部分130R以对应于第二半导体层130的通过第三半导体层150露出的部分。
[0117]第二半导体层130的其中形成有凹陷部分130R的部分的厚度小于第二半导体层130的其它部分的厚度。第二半导体层130的厚度在确定工作模式或控制夹断电压时是非常重要的因素。因此，通过以凹陷部分130R的深度来控制第二半导体层130的厚度可以调整器件的特性。通常，由于HEMT以耗尽模式工作，因此通过形成凹陷部分130R来控制阈值电压可以制造以增强模式工作的功率半导体器件。[0118]参考图10，可以在栅电极163和第二半导体层130之间设置栅极绝缘层180。栅极绝缘层180也可以施加到图8或图9中示出的结构。栅极绝缘层180的宽度可以对应于栅电极163的长度。
[0119]参考图11，开放区域P的宽度W1可以大于栅电极163的长度Q (栅极长度)。即，第二半导体层130的通过第三半导体层150露出的部分的宽度可以大于栅电极163的长度& (栅极长度)。
[0120]图12至图14是用于描述制造根据本公开内容的上述实施方案的功率半导体器件的方法的视图。在下文中，将参考图8至图10描述制造功率半导体器件的方法。
[0121]首先，参考图12，在衬底110上生长用于减少晶格常数失配的过渡层115。然后，在其上生长包括第一半导体层120和第二半导体层130的异质结结构140与第三半导体层150。
[0122]通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)以及汽相外延(VPE)等生长过渡层115、第一半导体层120、第二半导体层130以及第三半导体层150，但是生长方法不限于此。
[0123]此外，进行台面蚀刻工艺以将相邻于的功率半导体器件彼此电分离。虽然为简单起见，图3至图7中未示出台面蚀刻部分，但是第二半导体层130可以比第一半导体层120具有更窄的宽度。可替换地，第一半导体层120的相邻于第二半导体层130的部分的宽度可以小于第一半导体层120的相邻于衬底110的另一部分的宽度。
[0124]可以通过湿法蚀刻或干法蚀刻进行台面蚀刻工艺。在GaN基异质结结构中，由于GaN的高结合能，因此通过湿法蚀刻的蚀刻速率低。因此，可以使用干法蚀刻如电感耦合等离子体反应离子蚀刻(ICP-RIE)和电子回旋共振(ECR)等离子体蚀刻。
[0125]当通过台面蚀刻工艺来电分离功率半导体器件时，在第三半导体层150上形成源电极161和漏电极162。可以通过使用光刻胶PR和电子束蒸发的光刻法来形成源电极161和漏电极162,但不限于此。
[0126]此外，参考图13，通过蚀刻工艺在第三半导体层150中形成开放区域P，然后形成栅电极163。
[0127]也可以通过使用光刻胶PR和电子束蒸发的光刻法来形成栅电极163。当形成T形栅极图案时，例如，可以使用PMMA/P (MMA-MMA)/PMMA的三层光刻胶图案。
[0128]当栅电极163形成时，在栅电极163和漏电极162之间的第三半导体层150中形成电隔离区域150a。
[0129]通过形成露出对应区域的掩模图案并且使用离子注入加速器沿箭头所示的方向注入离子来形成电隔离区域150a。可以通过控制离子类型和离子注入能量来调节电隔离区域150a的深度。
[0130]此外，参考图14，在第三半导体层150上在异质结结构140的通过台面蚀刻露出的侧上除用于连接地或外部电源的部分以外的部分上形成钝化层170。
[0131]然而，制造上述功率半导体器件的方法是实例，并且可以根据实施方案以各种方式修改详细的工序和技术。
[0132]根据上述实施方案，栅电极163的上表面上比源电极161或漏电极162的上表面低。然而，可以根据制造工艺或设计修改栅电极163、源电极161和漏极电极162的上表面。[0133]图15是用于描述根据本公开内容的实施方案的功率半导体器件的RF特性的曲线图。
[0134]图15示出功率半导体器件关于源电极和漏电极之间的位置的电势。在比较例I中，使用上面参考图1描述的具有第一栅极凹部结构的常规HEMT器件，第一栅极凹部结构具有宽凹部区域。在比较例2中，使用上面参考图2描述的具有第二栅极凹部结构的常规HEMT器件，第二栅极凹部结构具有窄凹部区域。
[0135]比较例I的HEMT器件的电势在栅电极和漏电极之间的整个区域上线性增加。另一方面，比较例2的HEMT器件的电势在栅电极附近迅速增加并且饱和。
[0136]如比较例2中所示的电场曲线减小了栅电极和漏电极之间的实际距离，从而增大了电容(Cgd)。电容(Cgd)的增大导致最大振荡频率(Fmax)减小，从而使RF特性劣化。
[0137]根据本公开的实施方案，虽然第三半导体层形成直到栅电极附近，但是在栅电极和漏电极之间形成的电隔离区域增大了栅电极和漏电极之间的实际距离，从而减小了电容(Cgd)。因此，获得了比较例I的优点。结果，可以获得优异的RF特性。
[0138]图16是示出用于描述根据本公开的实施方案的功率半导体器件的DC特性的Idss,_^BGm,max的图。图17是示出用于描述根据本公开的实施方案的功率半导体器件的RF特性的Ft和Fmax的图。
[0139]在比较例I中，使用上面参考图1描述的具有第一栅极凹部结构的常规HEMT器件，第一栅极凹部结构具有宽凹部区域。在比较例2中，使用上面参考图2描述的具有第二栅极凹部结构的常规HE MT器件，第二栅极凹部结构具有窄凹部区域。
[0140]参考图16和图17,由于根据本公开内容的实施方案的功率半导体器件具有高的最大漏极电流(Idss,_)和高的最大跨导(Gm,_)，所以可以看出获得了比较例2的优点。结果，可以得到优异的DC特性。由于根据本公开内容的实施方案的功率半导体器件具有高的截止频率(Ft)和高的最大振荡频率(Fmax),因此可以看出获得了比较例I的优点。结果，可以获得优异的RF特性。具体地，参考图13，可以证实，与比较例I相比，RF特性进一步提闻。
[0141]从上述明显看出，可以制造具有优异的DC特性和优异的RF特性的功率半导体器件。
[0142]虽然已经参考其多个说明性实施方案描述了实施方案，但应该理解，在该公开内容的原则的精神和范围内，本领域技术人员可以作出许多其它修改方案和实施方案。更具体地，在本公开内容、附图和所附权利要求的范围内，主题组合布置的组成部件和/或布置中的各种变化和修改也是可以的。除了组成部件和/或布置中的变化和修改之外，本领域技术人员也将明白可替换的用途。
【权利要求】
1.一种功率半导体器件，包括: 衬底； 在所述衬底上的第一半导体层； 在所述第一半导体层上的第二半导体层； 在所述第二半导体层上并且露出所述第二半导体层的一部分的第三半导体层； 在所述第二半导体层的经由所述第三半导体层露出的所述部分上的栅电极；以及 在所述第三半导体层上在所述栅电极的两侧处以彼此间隔开的源电极和漏电极， 其中，在所述第三半导体层中在所述栅电极和所述漏电极之间设置有电隔离区域。
2.根据权利要求1所述的功率半导体器件，其中，所述电隔离区域相邻于所述漏电极。
3.根据权利要求1所述的功率半导体器件，其中，所述栅电极靠近所述第二半导体层。
4.根据权利要求1至3中任一项所述的功率半导体器件，其中，所述电隔离区域从所述第三半导体层延伸至所述第二半导体层的一部分。
5.根据权利要求4所述的功率半导体器件，其中: 在所述第一半导体层的接触所述第二半导体层的界面处设置有沟道层；以及 所述电隔离区域与所述沟道层间隔开。
6.根据权利要求1至3中任一项所述的功率半导体器件，其中，所述第二半导体层的通过所述第三半导体层露出的所述部分的宽度对应于所述栅电极的长度。
7.根据权利要求1至3中任一项所述的功率半导体器件，其中，注入到所述电隔离区域的离子具有与所述第三半导体层的导电类型不同的导电类型。
8.根据权利要求4所述的功率半导体器件，其中，设置在所述第二半导体层中的所述电隔离区域的厚度小于整个所述第二半导体层的厚度。
9.根据权利要求1至3中任一项所述的功率半导体器件，其中，所述电隔离区域包括Mg、Zn、Ca、Sr、Ba、Fe 或 Ar 中的至少一种。
10.根据权利要求1至3中任一项所述的功率半导体器件，其中，在所述第三半导体层中的所述电隔离区域的厚度与整个所述第三半导体层的厚度相同。
11.一种功率半导体器件，包括: 源电极、漏电极以及在所述源电极和所述漏电极之间的栅电极； 设置在所述源电极和所述漏电极下方并且具有开放区域的第三半导体层，所述开放区域的宽度与所述栅电极的长度对应； 设置在所述第三半导体层下方并且通过所述开放区域连接至所述栅电极的第二半导体层；以及 在所述第二半导体层下方的第一半导体层， 其中，所述第三半导体层包括相邻于所述栅电极的第一区域、相邻于所述漏电极的第二区域以及在所述第一区域和所述第二区域之间的第三区域，并且所述第三区域将所述第一区域与所述第二区域电分离， 其中，所述第一区域、所述第三区域和所述第二区域从所述栅电极侧至所述漏电极侧依次排列。
12.根据权利要求11所述的功率半导体器件，其中，所述第三区域是电隔离区域，向所述电隔离区域中注入有具有与所述第三半导体层的导电类型不同的导电类型的离子。
13.根据权利要求11或12中任一项所述的功率半导体器件，其中，所述第三区域相邻于所述漏电极。
14.根据权利要求11或12中任一项所述的功率半导体器件，其中，所述第三区域包括Mg、Zn、Ca、Sr、Ba、Fe 或 Ar 中的至少一种。
15.一种功率半导体器件，包括: 衬底； 设置在所述衬底上的第一半导体层； 设置在所述第一半导体层上的第二半导体层； 设置在所述第二半导体层上并且露出所述第二半导体层的一部分的第三半导体层； 设置在所述第二半导体层的经由所述第三半导体层露出的所述部分上的栅电极；以及 设置在所述第三半导体层上在所述栅电极的两侧处以彼此间隔开的源电极和漏电极， 其中，所述第三半导体层的相邻于所述栅电极的部分与在所述栅电极和所述漏电极之间所述第三半导体层的相邻于所述漏电极的另一部分电分离。
16.根据权利要求1、11或15中任一项所述的功率半导体器件，其中，所述栅电极的连接至所述第二半导体层的部分的宽度比所述栅电极的相反部分的宽度小。
17.根据权利要求1、11或15中任一项所述的功率半导体器件，其中: 所述第二半导体层具有凹陷 部分；以及 在所述凹陷部分上设置有所述栅电极。
18.根据权利要求17所述的功率半导体器件，其中，所述凹陷部分对应于所述第二半导体层的经由所述第三半导体层露出的部分。
19.根据权利要求1、11或15中任一项所述的功率半导体器件，其中，在所述第三半导体层上设置有钝化层。
20.根据权利要求1至3中 任一项所述的功率半导体器件，其中，所述第二半导体层的通过所述第三半导体层露出的部分的宽度大于所述栅电极的长度。
【文档编号】H01L29/778GK103811541SQ201310175270
【公开日】2014年5月21日 申请日期:2013年5月13日 优先权日:2012年11月8日
【发明者】吴政勳 申请人:Lg伊诺特有限公司