一种嵌入式闪存的制作方法
【专利摘要】本发明公开了一种嵌入式闪存的制作方法，包括，提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域；在所述半导体衬底上沉积栅极材料层；在所述栅极材料层上形成底部抗反射层和第一光刻胶层；去除位于所述逻辑电路区域的所述第一光刻胶层；处理位于所述闪存单元区域中的所述第一光刻胶层和位于所述逻辑电路区域中的所述底部抗反射涂层，以在所述第一光刻胶层和所述底部抗反射层的表面形成阻挡层；在所述阻挡层上形成第二光刻胶层。根据本发明提出的制作嵌入式闪存的方法，以避免在形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤，提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【专利说明】 一种嵌入式闪存的制作方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存的制作方法。
【背景技术】
[0002]存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30 %，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM (随机存储器)、SRAM (静态随机存储器)、DRAM (动态随机存储器)和FRAM (铁电存储器)等。
[0003]随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
[0004]非易失性存储器主要包括两种基本结构:栅极叠层(stack gate)结构和分离栅极式(split gate)结构。
[0005]栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层。
[0006]分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶硅层。
[0007]但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。同时，分离栅极式闪存存储器为实现一定功能，周围会存在外围电路(Periphery Circuit),包括逻辑晶体管。
[0008]如果将分离栅极式闪存存储器、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到闪存存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将逻辑晶体管嵌入分离栅极式闪存存储器的集成电路。
[0009]闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。在嵌入逻辑电路的闪存存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。
[0010]在集成电路内制作逻辑电路模块和闪存电路模块的过程中，图1为现有技术中嵌入式闪存器件的刨面结构示意图。从图1中可以看出，在半导体衬底100上逻辑电路区域I中的逻辑电路栅极材料层101和在闪存单元区域II中的控制栅极的材料层101’之间的阶梯高度(step height)较大,在形成逻辑电路栅极环路(logic gate loop)的工艺过程中沉积在控制栅极的材料层101’上方的底部抗反射涂层(BARC) 102和光刻胶层103 (PR)的厚度较小不能保护其下方的控制栅极的栅极材料层，造成在蚀刻形成逻辑电路区域的栅极时嵌入式闪存中的控制栅极的损伤问题。
[0011]传统解决上述问题的方法为:(I)增加刻蚀过程中光刻胶层或/和底部抗反射涂层的厚度，但是这将影响光刻胶层和底部抗反射涂层下方形成的逻辑电路栅极的分辨率，例如，影响栅极线宽和栅极间距的目标关键尺寸；(2)在形成底部抗反射涂层之前先形成流动材料层，接着，采用三层图案转移的方法(tr1-layer patterning transferringapproach)形成逻辑栅极。然而，传统的解决方法会产生新的工艺问题，容易引入其他杂质，使制作工艺变复杂。
[0012]因此，需要一种新的方法，以避免在形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【发明内容】
[0013]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0014]为了解决现有技术中存在的问题，本发明提出了一种制作嵌入式闪存的方法，包括下列步骤，提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域，所述闪存单元区域上形成有浮置栅极和位于所述浮置栅极上的栅介电层；在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存区域中的栅极材料层用于形成控制栅极；在所述栅极材料层上形成底部抗反射层和第一光刻胶层；去除位于所述逻辑电路区域的所述第一光刻胶层，以保留所述闪存单元区域的所述第一光刻胶层；处理位于所述闪存单元区域中的所述第一光刻胶层和位于所述逻辑电路区域中的所述底部抗反射涂层，以在所述第一光刻胶层和所述底部抗反射层的表面形成阻挡层；在所述阻挡层上形成第二光刻胶层。
[0015]优选地，所述处理步骤为采用注入工艺或者干法刻蚀工艺处理所述第一光刻胶层和所述底部抗反射层。
[0016]优选地，所述干法刻蚀采用的刻蚀气体为基于氮气的气体或者基于氮气和氢气的混合气体。
[0017]优选地，所述干法刻蚀的压力为5_50mT，源功率为2-1000W，偏置功率为0W，反应时间为1-15秒。
[0018]优选地，所述注入工艺为氢注入或者碳注入。
[0019]优选地，所述注入工艺的离子束能量为20Kev?lOOKev，注入的离子剂量为Ieici?Ie16 原子 /cm2ο
[0020]优选地，所述阻挡层的厚度为50埃至500埃。
[0021]优选地，还包括图案化位于所述逻辑电路区域的所述第二光刻胶层的步骤。
[0022]优选地，以所述图案化的第二光刻胶层为掩膜蚀刻所述栅极材料层以形成所述逻辑电路栅极。
[0023]综上所示，本发明的方法通过先采用离子注入工艺或者干法刻蚀处理第一光刻胶层然后在第一光刻胶层上形成第二光刻胶层，双光刻胶层覆盖所述控制栅极，以解决在刻蚀形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤问题，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
【专利附图】
【附图说明】
[0024]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0025]图1为根据现有技术制作的嵌入式闪存器件结构的剖面结构示意图；
[0026]图2A-2E为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；
[0027]图3为根据本发明一个实施方式制作嵌入式闪存器件结构的工艺流程图。
【具体实施方式】
[0028]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0029]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用表面处理工艺以沉积两层光刻胶层来解决对快闪单元区域中控制栅极的损耗问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
[0030]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0031]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0032]在本发明中为了解决现有技术中存在的缺陷，在本发明中采用双光刻胶层和表面处理的方法，在刻蚀形成逻辑栅极环路的工艺中采用双光刻胶层覆盖结合表面处理工艺以形成第一光刻胶层和第二光刻胶层，通过所述方法以解决现有技术中存在的弊端。
[0033]下面将结合图2A-2E对本发明所述嵌入式闪存存储器的制造方法进行详细描述，图2A-2E为根据本实施例制作嵌入式闪存的过程中存储器的结构截面图。
[0034]如图2A所示,提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs、InAs, InP,以及其它II1- V或I1-VI族化合物半导体。
[0035]将半导体衬底200分为两个区域，分别为:用于形成逻辑器件的第一区域I，逻辑电路区域I ;用于形成闪存存储器的二区域II，闪存单元区域II。需要说明的是，逻辑电路区域I在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。
[0036]在半导体衬底上形成栅极氧化层，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质:Si02、Si0N、Si0N2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。
[0037]在闪存单元区域的栅极氧化层上形成浮置栅极201，浮置栅极可以包括各个材料，所述各个材料包含但不限于:某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶娃和多晶娃-锗合金材料以及多晶娃金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。
[0038]在浮置栅极201上形成栅介电层202。如图2A所示，具体的，栅介电层202可以为氧化物、氮化物、氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，栅介电层202也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等栅介电层结构。可以使用包括但不限于:化学汽相沉积和物理汽相沉积的方法形成栅介电层202。在本发明的一具体地实施方式中，栅介电层结构为氧化物、氮化物、氧化物总共三层(ONO)的三明治结构。
[0039]在逻辑电路区域中去除浮置栅极以露出栅极氧化层，具体的，根据图案化的光罩(reticle)除去逻辑电路区域中的浮置栅极。可以采用干法刻蚀去除浮置栅极，干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。接着，在所述半导体衬底上沉积栅极材料层，栅极材料层的材料优选多晶硅，其中位于所述逻辑电路区域中的栅极材料层203用于形成逻辑电路栅极，位于所述闪存区域中的栅极材料层203’用于形成控制栅极，具体的，在逻辑电路区域中的所述栅极氧化层上形成栅极材料层，在闪存单元区域中的栅介电层202上形成栅极材料层，栅极材料层的材料为多晶硅。
[0040]多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括:反应气体为娃烧(SiH4),所述娃烧的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米萊柱(mTorr),如300mTorr ;所述反应气体中还可包括缓冲气体,所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5?20升/分钟(slm)，如8slm、10slm或 15slm。
[0041]如图2A所示，在半导体衬底200上逻辑电路区域中形成逻辑栅极材料层203，在闪存单元区域中形成浮置栅极201、栅介电层202和栅极材料层203’，其中，用于形成逻辑栅极的栅极材料层和位于浮置栅极201、栅介电层202上的用于形成控制栅极材料层的栅极材料层203’之间的梯度高度范围为500埃至1500埃，控制栅极的栅极材料层高于逻辑电路栅极的栅极材料层。
[0042]在本发明的一具体地实施方式中，控制栅极的栅极材料层和逻辑电路栅极的栅极材料层是同时形成的。
[0043]如图2B所示，在半导体衬底200上依次沉积形成底部抗反射层204和光刻胶层205，底部抗反射层204和光刻胶层205覆盖所述栅极材料层203。
[0044]光刻胶材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
[0045]将底部抗反射涂层涂覆在光刻胶的底部来减少底部光的反射。有两种涂层材料:有机抗反射涂层(Organic),在娃片表面旋涂,依靠有机层直接接收掉入射光线；无机抗反射涂层(Inorganic)，在硅片表面利用等离子增强化学气相沉积(PECVD)形成。一般材料为:TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有:材料折射率、薄膜厚度等。底部抗反射涂层的使用比较广泛。
[0046]接着，采用与去除逻辑电路区域中的浮置栅极相同的光罩，经曝光和显影等步骤之后，去除逻辑电路区域中栅极材料层上的光刻胶层，以露出底部抗反射涂层。如图2C所示，在去除位于逻辑电路区域中底部抗反射涂层上的光刻胶层的过程中没有引入或者增加其他材料的掩膜层。
[0047]如图2C所示，位于闪存区域中的栅极材料层上方的底部抗反射涂层的厚度相比位于逻辑电路区域中的栅极材料层上方的底部抗反射涂层的厚度小，因此保留位于闪存单元区域中的光刻胶层
[0048]然后，如图2D所示，处理位于闪存单元区域中的光刻胶层205和位于逻辑电路区域中的底部抗反射涂层204以形成阻挡层206，在光刻胶层205和底部抗反射涂层204上形成阻挡层206。阻挡层206的厚度范围为50埃至500埃。阻挡层206可以防止双光刻胶层之间发生溶解，以防止光刻胶层的厚度减小。
[0049]在本发明的一【具体实施方式】中，处理位于闪存单元区域中的的光刻胶层205和逻辑电路区域中的底部抗反射涂层204的方法可以为对光刻胶层和底部抗反射涂层进行氢注入以在光刻胶层205和底部抗反射涂层204上形成阻挡层206。具体的，对位于快闪单元区域中的光刻胶层和逻辑电路区域中的底部抗反射涂层进行氢注入，在光刻胶层205和底部抗反射涂层204上形成阻挡层206。注入的工艺为:注入离子束能量为20Kev?lOOKev，离子剂量为Ieltl?Ie16原子/cm2。其中，采用氢注入工艺处理光刻胶层和底部抗反射涂层的表面的条件优选为，注入离子束能量为50Kev，离子剂量为Ie13原子/cm2。或者，可以采用碳注入工艺处理光刻胶层205和底部抗反射涂层204，以在光刻胶层205和底部抗反射涂层204上形成阻挡层206。
[0050]在本发明的另一具体地实施方式中，处理位于闪存单元区域中的光刻胶层205和逻辑电路区域中的底部抗反射涂层204的方法可以为干法刻蚀以在光刻胶层205和底部抗反射涂层204上形成阻挡层206。具体的，对位于快闪单元区域中的光刻胶层和逻辑电路区域中的底部抗反射涂层进行干法刻蚀，在光刻胶层和底部抗反射涂层上形成阻挡层。干法刻蚀包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。采用干法刻蚀处理光刻胶层205和底部抗反射涂层204，在该步骤中所述蚀刻压力为5?50mT，源功率为2?1000W，偏置功率为0W，反应时间为I?15秒，其中，优选刻蚀压力为50mTorr，源功率为500W ;偏置功率优选0W，反应时间为15秒；刻蚀气体可以采用基于氮气(N2-based)的气体或者基于氮气和氢气的混合气体(N2/H2-based)。
[0051]作为一个实例，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于氮气的气体，刻蚀气体的流量为:100?200立方厘米/分钟(sccm)；反应室内压力可为30?50mTorr，刻蚀的时间为10?15秒，功率为40?50W，偏置功率为
Offo
[0052]如图2E所示，在露出的、经过表面处理的底部抗反射涂层204和光刻胶层205上旋涂光刻胶层207，具体的，处理位于闪存单元区域中的光刻胶层205和位于逻辑区域中的底部抗反射涂层204以形成阻挡层206，接着在阻挡层206上形成光刻胶层207，图案化逻辑电路区域中的阻挡层上的光刻胶层以形成图案化的光刻胶层208，其中根据将要形成的逻辑栅极的图形对光刻胶层进行曝光和显影等步骤以形成图案化的光刻胶层208。在闪存单元区域中的栅极材料层203上的底部抗反射涂层204、光刻胶层205、阻挡层206和光刻胶层207组成的薄膜叠层209，该薄膜叠层209具有适当的厚度。在根据图案化的光刻胶层208刻蚀逻辑电路区域中的逻辑栅极的栅极材料层时薄膜叠层209能够保护其下方的控制栅极的栅极材料层。根据图案化的光刻胶层208为掩膜蚀刻所述栅极材料层以形成所述逻辑电路栅极。形成图案化的光刻胶层是本领域技术人员熟知的技术手段在此就不详细论述。
[0053]参照图3，其中示出了为根据本发明一个实施方式制作嵌入式闪存器件的工艺流程图。用于简要示出整个制造工艺的流程。
[0054]在步骤301中，提供半导体衬底，将半导体衬底分为两个区域，分别为:用于形成闪存存储器的第二区域，闪存单元区域；用于形成逻辑器件的第一区域，逻辑电路区域。在半导体衬底上形成栅极氧化层。在闪存单元区域的栅极氧化层上形成浮置栅极，在浮置栅极上形成栅介电层。在逻辑电路区域中去除浮置栅极以露出栅极氧化层，在所述半导体衬底上沉积栅极材料层；
[0055]在步骤302中，在栅极材料层上依次沉积形成底部抗反射层和第一光刻胶层；
[0056]在步骤303中，去除位于逻辑电路区域中的第一光刻胶层，以露出底部抗反射涂层，保留所述闪存单元区域的所述第一光刻胶层；
[0057]在步骤304中，处理所述闪存单元区域中的第一光刻胶层和逻辑区域中的底部抗反射涂层，以在快闪单元区域中的第一光刻胶层和逻辑区域中的底部抗反射涂层上形成阻挡层；处理的方法可以为注入工艺或者干法刻蚀工艺；
[0058]在步骤305中，在露出的、经过表面处理的底部抗反射涂层和第一光刻胶层上旋涂第二光刻胶层，具体的，处理位于闪存单元区域中的光刻胶层和位于逻辑区域中的底部抗反射涂层以形成阻挡层，在阻挡层上形成第二光刻胶层，图案化位于逻辑电路区域中的底部抗反射层上的第二光刻胶层以形成图案化的第二光刻胶层。
[0059]综上所示，本发明的方法通过先采用注入工艺或者干法刻蚀处理露出的第一光刻胶层和底部抗反射涂层，然后在第一光刻胶层和底部抗反射涂层上形成第二光刻胶层，双光刻胶层覆盖所述控制栅极，以解决在刻蚀形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤问题，以提高嵌入式闪存的整体的性能和嵌入式闪存的良品率。
[0060]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
【权利要求】
1.一种制作嵌入式闪存的方法，包括: 提供半导体衬底， 所述半导体衬底具有闪存单元区域和逻辑电路区域， 所述闪存单元区域上形成有浮置栅极和位于所述浮置栅极上的栅介电层； 在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存区域中的栅极材料层用于形成控制栅极； 在所述栅极材料层上形成底部抗反射层和第一光刻胶层； 去除位于所述逻辑电路区域的所述第一光刻胶层，以保留所述闪存单元区域的所述第一光刻胶层； 处理位于所述闪存单元区域中的所述第一光刻胶层和位于所述逻辑电路区域中的所述底部抗反射涂层，以在所述第一光刻胶层和所述底部抗反射层的表面形成阻挡层； 在所述阻挡层上形成第二光刻胶层。
2.如权利要求1所述的方法，其特征在于，所述处理步骤为采用注入工艺或者干法刻蚀工艺处理所述第一光刻胶层和所述底部抗反射层。
3.如权利要求2所述的方法，其特征在于，所述干法刻蚀采用的刻蚀气体为基于氮气的气体或者基于氮气和氢气的混合气体。
4.如权利要求2所述的方法，其特征在于，所述干法刻蚀的压力为5-50mT，源功率为2-1000W，偏置功率为0W，反应时间为1-15秒。
5.如权利要求2所述的方法，其特征在于，所述注入工艺为氢注入或者碳注入。
6.如权利要求2所述的方法，其特征在于，所述注入工艺的离子束能量为20Kev?lOOKev，注入的离子剂量为Ieltl?Ie16原子/cm2。
7.如权利要求1所述的方法，其特征在于，所述阻挡层的厚度为50埃至500埃。
8.如权利要求1所述的方法，其特征在于，还包括图案化位于所述逻辑电路区域的所述第二光刻胶层的步骤。
9.如权利要求8所述的方法，其特征在于，以所述图案化的第二光刻胶层为掩膜蚀刻所述栅极材料层以形成所述逻辑电路栅极。
【文档编号】H01L21/312GK104347514SQ201310325281
【公开日】2015年2月11日 申请日期:2013年7月30日 优先权日:2013年7月30日
【发明者】王新鹏, 王琪, 潘晶, 李天慧 申请人:中芯国际集成电路制造(上海)有限公司