半导体装置制造方法
【专利摘要】实施方式提供一种实现了高耐压和低损失性这两者的半导体装置。实施方式涉及的半导体装置具备：第1导电型的第1半导体层；第2半导体层，具有设置于所述第1半导体层之上的立方晶体结构；电极，设置于所述第2半导体层之上；以及反应部，设置于所述第2半导体层与所述电极之间。所述第2半导体层具有相对于（100）晶面倾斜的上表面。所述反应部含有构成所述第2半导体层的至少1种元素和构成所述电极的至少1种元素，具有向所述第2半导体层侧延伸的突起。
【专利说明】半导体装置
[0001] 关联申请
[0002] 本申请要求以日本专利申请第2013-61114号（申请日：2013年3月22日）为基础 申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0003] 实施方式涉及半导体装置。
【背景技术】
[0004] 作为功率器件所使用的半导体装置，具有高耐压特性并且具有低损失以及高速特 性是所期望的。例如，在FRD (First Recovery Diode :快恢复二极管)中，正向电压Vf低、 低损失是所追求的。然而，在FRD中，在耐压与正向电压之间存在折中（tradeoff)选择，同 时实现高耐压和低损失性是比较困难的。
【发明内容】
[0005] 发明所要解决的问题
[0006] 实施方式提供一种实现了高耐压和低损失性这两者的半导体装置。
[0007] 用于解决问题的手段
[0008] 实施方式涉及的半导体装置具备：第1导电型的第1半导体层；第2半导体层，具 有设置于所述第1半导体层之上的立方晶体结构；电极，设置于所述第2半导体层之上；以 及反应部，设置于所述第2半导体层与所述电极之间。所述第2半导体层具有相对于（100) 晶面倾斜的上表面。所述反应部含有构成所述第2半导体层的至少1种元素和构成所述电 极的至少1种元素，具有向所述第2半导体层侧延伸的突起。
【专利附图】
【附图说明】
[0009] 图1是表示实施方式涉及的半导体装置的示意剖面图。
[0010] 图2是表示实施方式涉及的半导体装置的制造过程的示意剖面图。
[0011] 图3是继续图2的制造过程的示意剖面图。
[0012] 图4是表示实施方式涉及的半导体装置的反应部的形状的SEM图像（Scanning Electron Microscope image :扫描电子显微镜图像）以及不意图。
[0013] 图5表示实施方式涉及的另一半导体装置的反应部的形状的示意图。
[0014] 图6是表示实施方式涉及的半导体装置的反应部的特性的曲线图。
[0015] 图7是表示实施方式涉及的半导体装置的反应部的特性的另一曲线图。
【具体实施方式】
[0016] 以下，关于实施方式参照附图进行说明。需要说明的是，对附图中的同一部分标记 为同一编号，其详细说明适当省略，关于不同部分进行说明。需要说明的是，在以下的实施 方式中，第1导电型是η型，第2导电型是p型。另外，实施方式对此并不进行限定，也可以 是第1导电型为P型，第2导电型为η型。
[0017] 图1 (a)以及图1 (b)是表示实施方式涉及的半导体装置1的示意剖视图。图1 (b)是放大表示图1 (b)所示的圆A所包围的部分。半导体装置1是例如将硅（Si)作为材 料的FRD。
[0018] 半导体装置1具备η型的第1半导体层（以下，半导体层10)、p型的第2半导体层 (以下，半导体层20)、以及电极（以下，阳极电极30)。
[0019] 半导体层10是例如硅层。半导体层10也可以是设置于硅基板之上的外延层，也 可以是硅基板其本身。
[0020] 半导体层20具有立方晶体结构，设置于半导体层10之上。进一步，半导体层20 具有相对于（1〇〇)晶面倾斜的上表面20a。即，如图1中所示，在上表面20a的面方位D s与 [100]晶向之间具有倾斜角Θ。
[0021] 半导体层20例如，通过在半导体层10的上表面10a上选择性的掺杂p型杂质而 形成。而且，半导体层10也具有相对于（100)晶面倾斜的上表面l〇a。
[0022] 阳极电极30设置于半导体层20的上表面20a之上，例如包含铝（A1)。而且，如 图1 (b)所示，在半导体层20与电极30之间，存在反应部40。反应部40含有构成半导体 层20的至少1个元素和构成电极30的至少1个元素，具有向半导体层20侧延伸的突起。 反应部40与电极30的界面可以采用平坦的面的情况、对电极30凸状的情况、对电极30凹 状的情况等各式各样的形状。进一步，也有在反应部40与电极30之间，元素组成逐渐地变 化，不形成明显的界面的情况。
[0023] 阳极电极30是例如A1膜，半导体层20是硅层。而且，在阳极电极30与半导体 层20之间，存在反应部40。而且，反应部40具有至少包含A1和Si的突起，即所谓A1尖 峰（AL-spike)。由此，能够减少阳极电极30与半导体层20之间的接触电阻，降低正向电压 Vf〇
[0024] 进一步，半导体装置1具备设置于半导体层10之上的护环（guard ring) 23。护 环23设置为与半导体层20分隔开并包围其周围。而且，在半导体层10以及护环23之上 设置例如氧化硅膜13。进一步，在氧化硅膜13与护环23之上，形成场板31。护环23与场 板31电连接。场板31并不限定该形状，例如，也可以以在氧化硅膜13之上覆盖护环的方 式形成，不与护环电连接。
[0025] 另一方面，在半导体层10的下表面10b侧设置例如比半导体层10高浓度地掺杂 了 η型杂质的n+层25。进一步，隔着与n+层25接触的阻挡金属层33设置阴极电极35。
[0026] 接着，参照图2 (a)?图3 (c)，对半导体装置1的制造方法进行说明。图2 (a)? 图3 (c)是表示半导体装置1的制造过程的示意剖面图。
[0027] 如图2 (a)所示，向半导体层10的上表面10a选择性地离子注入作为p型杂质的 硼（B)。在半导体层10的上表面10a设置例如使用了光致抗蚀剂的注入掩模15。
[0028] 半导体层10是例如η型硅基板，将从（100)晶面向[110]晶向倾斜的上表面10a 作为主面。倾斜角Θ (参照图1)是例如20度。需要说明的是，这里说的[110]晶向包括 [0_11]晶向、[01_1]晶向、[0 _1_1]晶向等的等效方向。另外，（100)晶面也可以是其他的 等效面，例如，（010)晶面、（001)晶面。
[0029] 注入掩模15具有开口 15a以及15b。开口 15a与形成半导体层20的部分对应，开 口 15b与形成护环23的部分对应。硼的离子注入量是例如5X 1012cm_2。
[0030] 接着，如图2 (b)所示，对半导体层10进行热处理，形成p型半导体层20以及护 环23。通过对半导体层10实施热处理，对离子注入了的硼进行激活，使其扩散到半导体层 10之中。半导体层20的厚度是例如4 μ m。换言之，半导体层20形成至从其上表面20a开 始4μπι的深度。
[0031] 接着，如图3 (a)所示，在半导体层10、半导体层20以及护环23之上形成氧化硅 膜13,形成与半导体层20连通的开口 13a和与护环23连通的开口 13b。
[0032] 随后，如图3 (b)所示，形成经由开口 13a与半导体层20接触的阳极电极30,以及 经由开口 13b与护环23接触的场板31。场板31在各自的护环23之上独立地形成，也在氧 化硅膜13上延伸。阳极电极30以及场板31，例如在氧化硅膜13以及半导体层20之上形 成包含A1的金属膜，通过构图（patterning)形成该膜。
[0033] 在金属膜中，使用Al、AlSi、AlCu或者AlSiCu等。例如，在AlSi的情况下，也可以 使Si中含有几个ppm至1%左右的A1。通过对A1中微量添加 Si，形成A1尖峰的烧结温度 有上升的倾向，而使用具有从（100)晶面倾斜的上表面20a的半导体层20的效果与不包含 Si的A1的情况等同。
[0034] 进一步，对形成了阳极电极30的半导体层10实施烧结处理。烧结处理是例如以 420°C、30分钟的条件进行。由此，半导体层20和阳极电极30进行反应，半导体层20含有 的Si混入阳极电极30的A1中。反应部40也可以形成在遍及阳极电极30与半导体层20 的接触面的整体，也可以是其一部分。而且，反应部40至少包含从阳极电极30向半导体层 20突出的A1尖峰。由此，能够减少半导体层20与阳极电极30之间的接触电阻。
[0035] 接着，如图3 (c)所示，在半导体层10的下表面10b侧形成包含比半导体层10高 浓度的η型杂质的n+层25。n+层25,例如向半导体层10的下表面10b离子注入作为η型 杂质的砷（As )，通过实施热处理使其激活以及扩散而形成。
[0036] 随后，形成与n+层25接触的阻挡金属层33。进一步，形成与阻挡金属层33接触 的阴极电极35,完成半导体装置1。阻挡金属层33根据需要来形成。例如，也可以在n+层 25上直接形成阴极电极35。
[0037] 图4以及图5是实施方式涉及的半导体装置1的反应部40的至少一部分，表示向 半导体层20突起的部分的A1尖峰的形状的SEM图像以及示意图。例如，使用对硅具有选 择性的蚀刻溶液对阳极电极30进行蚀刻时，在半导体层20的上表面20a上，出现对反应部 40的半导体层20突起的部分的A1尖峰的形状所对应的孔。图4 (a)?图5 (b)的各图 分别表示在半导体层20的上表面20a上出现的孔的形状，S卩，对半导体层20突起的部分的 A1尖峰的形状。
[0038] 图4 (a)是半导体层20的上表面20a的倾斜角Θ为〇° (零度）的情况的示例 A1尖峰的形状的剖视SEM图像。另外，图4 (b)是表示倾斜角Θ为〇°的A1尖峰的示意 剖视图。图4 (c)以及图4 (d)是表示倾斜角Θ为〇°的A1尖峰的立体图。
[0039] 通过形成了阳极电极30后的烧结处理等的热处理，半导体层20与阳极电极30进 行反应，半导体层20的Si混入阳极电极30的A1。由此，在半导体层20之中形成如图4 (a)?图4 (d)所示的A1尖峰。
[0040] 如图4 (a)所示，A1尖峰形成为沿半导体层20的深度方向宽度变窄的形状。而 且，如图4 (b)所示，A1尖峰的侧面与半导体层20的（111)晶面平行。换句话说，A1尖峰 的侧面与半导体层20的（111)晶面接触。即，如图4 (c)以及图4 (d)所示，在反应部40 与电极30的界面是平坦的面的情况下，A1尖峰形成为将（100)晶面作为底面，将（111)晶 面作为4个侧面的四角锥的形状。
[0041] 图4 (a)表示在阳极电极30与氧化硅膜13的边界附近所形成的A1尖峰的剖面。 例如，在阳极电极30与氧化硅膜的边界附近，A1与Si的反应进行，具有A1尖峰容易发生 的倾向。但是，A1尖峰的发生并不限定于阳极电极30与氧化硅膜13的边界附近，而是遍 及阳极电极30与半导体层20的接触面的整体地形成。
[0042] 在阳极电极30与半导体层20之间形成A1尖峰时，沿其四角锥形状的侧面，接触 面有效地扩大。另外，比起使A1与Si接触的情况，接触电阻在使AlSi与Si接触时变低。 由此，能够减少阳极电极30与半导体层20之间的接触电阻，使半导体装置1的Vf降低。
[0043] 另一方面，A1尖峰的深度dsl对于半导体层20的厚度相对地变深时，半导体装置 1的耐压特性劣化。例如，半导体层20中的B离子的注入量为5X 1012cnT2,半导体层20的 厚度为4 μ m的情况下，已经发现A1尖峰的深度dsl变成大于等于1 μ m时，耐压特性劣化。
[0044] 半导体装置1的耐压特性的劣化发生的A1尖峰的深度dsl取决于半导体层20的 载流子浓度（B离子的注入量）以及半导体层20的厚度（B的扩散深度)。即，在减少B离子 的注入量，使B的扩散深度变浅的情况下，有A1尖峰的深度d s即使浅也使耐压特性劣化的 情况。
[0045] 例如，能够在半导体层20与阳极电极30之间设置阻挡金属层（TiW层等)，以使A1 尖峰不发生。由此，能够抑制半导体装置1的耐压特性的劣化。然而，在半导体层20与阳 极电极30之间插入阻挡金属层时，正向电压Vf变高无法实现低损失性。
[0046] 另外，如图4 (d)所示，也能够浅地形成A1尖峰的深度dsl。S卩，A1尖峰的深度dSi 能够以烧结处理的温度和时间来控制。烧结（sinter)温度越高，另外，处理时间越长，A1尖 峰的深度dsl变得越深。例如，阳极电极30的烧结条件为300°C、30分钟时，A1尖峰的深度 约为0. 4 μ m。由此，能够抑制半导体装置1的耐压特性的劣化。然而，半导体装置1的正向 电压Vf上升。即，通过A1尖峰的深度从1 μ m到0. 4 μ m变浅，A1尖峰的侧面的面积(表面 积）减少60%。因此，半导体层20与阳极电极30之间的接触面积变窄，正向电压Vf上升。
[0047] 另一方面，对半导体层20与阳极电极30的接触电阻产生影响的A1尖峰的表面积 也取决于在接触面上形成的A1尖峰的数量。即，即使A1尖峰的深度d s浅，如果A1尖峰的 数量多则总表面积变大，能够减少接触电阻。然而，对烧结温度420°C和300°C这2条件进 行比较时，并没有发现A1尖峰的发生数存在差异。即，半导体层20与阳极电极30的接触 电阻取决于A1尖峰的深度d sl。
[0048] 如上述那样，在对半导体层20的上表面20a的相对于（100)晶面的倾斜角Θ为 〇°的情况下，为了抑制耐压特性的劣化而浅地形成A1尖峰时，减少其表面积Vf上升。反 之，深地形成A1尖峰时，能够减少Vf，但耐压特性劣化。这样一来，使耐压劣化的抑制和低 损失性(低Vf)同时满足是很困难的。
[0049] 在本实施方式中，通过使半导体层20的上表面20a相对于（100)晶面倾斜，在抑 制耐压特性的劣化的同时降低正向电压Vf。图5 (a)是示例上表面20a与（100)晶面之间 的倾斜角Θ为20°的情况下的A1尖峰的形状的立体图。图5 (b)是其剖视图。
[0050] 如图5 (a)所示，在相对于（100)晶面倾斜的上表面20a上，A1尖峰在反应部40 与电极30之间的界面为平坦的面时，具有倾斜的四角锥的形状。另外，如图5 (b)所示，四 角锥在半导体层20侧具有顶点，其侧面与半导体层20的（111)晶面平行(接触)是不变的。
[0051] 例如，阳极电极30的烧结条件为420°C、30分钟时，A1尖峰的深度dS2为0. 7 μ m。 艮P，通过使上表面20a相对于（100)晶面倾斜，能够使A1尖峰的深度dS2变浅。另一方面， 倾斜的四角锥形状的A1尖峰的表面积比相同深度的不倾斜的四角锥形状的A1尖峰的表面 积要大。因此，通过使半导体层20的上表面20a相对于（100)晶面倾斜，即使在使A1尖峰 的深度d S2变浅的情况下，也能够确保某程度的表面积。
[0052] 进一步，A1尖峰的表面积取决于上表面20a的倾斜方向。例如，通过从（100)晶面 向与A1尖峰的侧面平行的（111)晶面的方向，S卩，[011]晶向倾斜，能够使A1尖峰的深度变 浅，同时相对大地保持其表面积。在向与[011]晶向45°不同的方向即[001]晶向倾斜时， A1尖峰的表面积比向[011]晶向倾斜时变窄。另外，与[001]晶向等效的[010]、[00-1]、 [0-10]中的任一方向都是相同的。
[0053] 因此，优选地，半导体层20的上表面20a从（100)晶面向[011]晶向倾斜。进一 步，其倾斜方向在[011]晶向的±15°的范围内是所期望的。因此，能够使半导体装置1的 耐压特性和低损失性同时满足。
[0054] 图6以及图7是表示实施方式涉及的半导体装置1的电极的特性的曲线图。图6 是相对A1尖峰的深度d s来表示倾斜斜基板以及（100)基板中A1尖峰的表面积的曲线图。 纵轴是表示标准化后的表面积，横轴是表示标准化后的深度d s。
[0055] 例如，对半导体层20的上表面20a的相对于（100)晶面的倾斜角Θ为〇°、A1尖 峰的深度为1 μ m时的A1尖峰的表面积作为基准，如果A1尖峰的表面积为50%以上，则能 够抑制Vf的大幅的上升。
[0056] 如图6所示，倾斜基板中A1尖峰的表面积的变化比（100)基板少。例如，从基准 点（1，1)使A1尖峰的深度d s变浅时，在（100)基板上，表面积减少到50%的深度ds是50%， 在倾斜基板上，是34%。即，能够在倾斜基板上，到比（100)基板浅的d s为止维持表面积大 于等于50%。
[0057] 图7 (a)是表示图5 (b)所示的三角形的剖面中的（111)晶面的长边的长度恒定 时的A1尖峰的深度ds与向[011]晶向的倾斜角Θ之间的关系的曲线图。A1尖峰的深度 ds在增加倾斜角Θ时减少，倾斜角Θ在（1〇〇)晶面与（111)晶面之间的角度成为54.7° 时，A1尖峰的深度4为0 (零)。
[0058] 例如，在半导体层20中，如前述那样A1尖峰的深度ds变成大于等于1 μ m时，耐 压特性劣化。而且，A1尖峰的深度ds变成小于等于0.8μπι时，耐压特性得以改善。A1尖 峰的深度d s在比0. 8 μ m深比1 μ m浅时，在晶片面内耐压不良的芯片散乱，使生产成品率 下降。所以，在考虑工艺余裕（Process Margin)而改善耐压特性中，使A1尖峰的深度(^相 对于发生耐压不良的深度浅20%以上是有效的。因此，如图7 (a)中所示，使向[011]晶向 的倾斜角Θ大于等于14°是所期望的。
[0059] 接着，图7 (b)是表示图5 (b)所示的三角形的剖面中的（111)晶面的长边的长 度恒定时的A1尖峰的表面积与向[011]晶向的倾斜角Θ之间的关系的曲线图。A1尖峰的 表面积随着倾斜角Θ的增加而减少。
[0060] 如前述那样，Α1尖峰的数量不变时，为了不引起Vf的上升，Α1尖峰的表面积大于 等于50%是所期望的。根据图7 (b)所示的曲线图，通过使倾斜角Θ小于等于38°，能够 使A1尖峰的表面积大于等于50%。
[0061] 这样，在与倾斜角Θ相对的A1尖峰的深度dS与其表面积之间存在折中选择的关 系。而且，为了实现耐压劣化的抑制以及正向电压的减少，使从（100)晶面向[011]晶向的 倾斜角大于等于14°小于等于38°是所期望的。由此，能够实现使耐压特性的提高和低损 失性同时满足的半导体装置1。
[0062] 综上所述，在本实施方式涉及的半导体装置1中，通过使用具有从（100)晶面倾斜 的主面的半导体层20,能够将阳极电极30的A1尖峰的深度d s抑制成小于等于1 μ m来抑 制耐压劣化，同时，能够抑制A1尖峰的表面积的减少，减少正向电压Vf。由此，能够使高耐 压特性和低损失性同时满足。进一步，即使在使半导体层20的载流子浓度降低时，也能够 减少半导体层20与阳极电极30的接触电阻。即，能够通过使用低浓度的半导体层20来改 善开关特性，实现高速性。
[0063] 以上，对本实施方式涉及的半导体装置1进行了说明，但实施方式对FRD并不进行 限定，也可以是其他器件。另外，半导体层20也可以是碳化硅（SiC)层。半导体层20是SiC 层时，在阳极电极中，除了包含A1的金属膜以外，能够使用包含金（Au)以及Au的金属膜。 [〇〇64] 对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并 没有意图限定发明的范围。这些实施方式可以以其他各种方式进行实施，在不超出发明主 旨的范围内，可进行各种省略、调换以及变更。这些实施方式及其变形与包括在发明的范围 和主旨内，同样，也包括在权利要求所记载的发明和与其等同的范围内。
【权利要求】
1. 一种半导体装置，其特征在于，具备： 第1导电型的第1半导体层； 第2导电型的第2半导体层，具有设置于所述第1半导体层之上的立方晶体结构，具有 相对于（100)晶面倾斜的上表面； 电极，设置于所述上表面之上；以及 反应部，设置于所述第2半导体层与所述电极之间，含有构成所述第2半导体层的至少 1种元素和构成所述电极的至少1种元素，具有向所述第2半导体层侧延伸的突起。
2. 如权利要求1所述的半导体装置，其特征在于， 所述电极包含铝。
3. 如权利要求1或2所述的半导体装置，其特征在于， 所述上表面从（100)晶面向[oil]晶向倾斜。
4. 如权利要求1或2所述的半导体装置，其特征在于， 所述上表面相对于（100)晶面的倾斜角大于等于14度小于等于38度。
5. 如权利要求1或2所述的半导体装置，其特征在于， 所述反应部是在所述第2半导体层侧具有顶点的四角锥； 所述四角锥的侧面与所述第2半导体层的（111)晶面平行。
【文档编号】H01L29/04GK104064585SQ201310325316
【公开日】2014年9月24日 申请日期:2013年7月30日 优先权日:2013年3月22日
【发明者】西川幸江, 高桥宣博, 柴田浩延 申请人:株式会社东芝