一种闪存存储单元阵列的制作方法
【专利摘要】本发明提供一种闪存存储单元阵列，在无需降低特征尺寸的同时，改变闪存存储单元阵列的架构分布情况，将现有技术中的多条位线共用的宽度较宽的共源线拆分，以使每条位线有源区均有一条与其相邻的源线有源区相对应，其中，所述源线有源区的宽度与位线有源区的宽度相等，且所述源线的源区接触孔与位线的漏区接触孔尺寸相等；且每行的存储单元的栅区域连接为折线形或波浪形，从而改变现有技术中两个存储单元共用一个位线的漏区接触孔的现状，使本发明的四个存储单元共用一个位线的漏区接触孔或源线的源区接触孔，以提高闪存存储单元阵列的密度。与现有技术中16条位线与1条共源线相对应的情况相比较，本申请的闪存存储单元阵列的密度提高19%。
【专利说明】—种闪存存储单元阵列
【技术领域】
[0001]本发明属于半导体器件的制造领域，涉及一种闪存存储单元阵列，特别是涉及一种高密度闪存存储单元阵列。
【背景技术】
[0002]通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源中断时丢失其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。与其它的非易失性存储技术(例如，磁盘驱动器)相比，非易失性半导体存储器具有成本低、密度大的特点。因此，非易失性存储器已广泛地应用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。
[0003]闪存存储器(Flash Memory，简称闪存)是一种可编程擦除、非易失性、非挥发性半导体存储器，既具有半导体存储器读取速度快、存储容量大的优点，又克服了 DRAM和SRAM那样切断电源便损失所存数据的缺陷，已成为业界研究的主流之一。
[0004]典型的闪存存储器主要是由浮栅(Floating Gate)与控制栅(Control Gate)所构成，控制栅设置于浮栅之上且二者之间以阻挡氧化层相隔，同时浮栅与衬底之间以隧穿氧化层(Tunnel Oxide)相隔。
[0005]目前市场上流行的闪存阵列主要以NOR(或非门)型阵列结构和NAND (与非门)型阵列结构为主流，其中，NOR闪存存储器(NOR Flash)在存储格式和读写方式上都与常用的内存相近，支持随机读写，具有较高的速度，被广泛应用在手机等移动终端的代码存储芯片中。
[0006]在存储器电路中，多采用场效应晶体管(MOSFET)作为存储单元的选通管，字线通常与选通管的栅区域连接，以将存储单元的选通管栅区域引出，从而字线通过栅区域控制存储单元的选中及读写操作。
[0007]图1为现有的NOR (或非门)型闪存存储单元阵列结构的俯视图，该阵列由数个存储单元100以阵列形式排列而成，且以MOSFET作为存储单元的选通管，为了简化说明，图1中仅示意16条位线(Bit Line, BL)101、1个共源线(Common Source Line)102和6条字线(Word Line, WL) 103的情况，其中，位线101与字线103相互正交，位线101与共源线102相互平行，位线与位线间或字线与字线间相互平行，相邻的位线101之间、相邻的字线103之间、或锗位线101与共源线102之间，均通过介质层106进行隔离。具体地，位线101的金属层通过位线101的漏区接触孔(Drain Contact) 104与相应的存储单元漏区(未图示)相连接，共源线102的金属层通过共源线102的接触孔(Source Contact) 105,于实际应用中，可根据需要进行结构的扩展。每一行的存储单元的栅区域均通过接触孔(Contact)(未图示)连接至一条字线103，每一列的存储单元的漏区分别连接至一条位线101的金属层，且在同一列上的相邻两个存储单元100共用一个位线101的漏区接触孔104，每一行的存储单元的源区均连接至共源线102且共用一个共源线102的接触孔105。
[0008]不过，由于自对准源区工艺将现有的NOR (或非门)型阵列结构为:多条位线101共用一条共源线102，同一行的存储单元100的源区共用一个共源线102的接触孔105 ;同时，又由于共源线102的宽度远大于位线101的宽度，因此，现有的NOR (或非门)型阵列结构的限制了存储单元阵列的密度(cell array density)。
[0009]从而,如何能够在保证特征尺寸(Critical Dimens1n,⑶)不变的情况下,进一步提高存储单元阵列密度已成为亟待解决的问题之一，以满足集成电路技术不断发展的同时，进一步降低成本。
【发明内容】
[0010]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种闪存存储单元阵列，用于解决现有技术中闪存存储单元阵列的密度受限制的问题。
[0011]为实现上述目的及其他相关目的，本发明提供一种闪存存储单元阵列，由数个存储单元以阵列形式排列而成，所述闪存存储单元阵列至少包括:
[0012]有源区，包括多个位线有源区和源线有源区、以及连接于位线有源区的第一连接区域和连接于源线有源区的第二连接区域:
[0013]位线有源区和源线有源区为采用隔离结构间隔的条状结构，且位线有源区和源线有源区沿第二方向交替形成于半导体衬底顶部，以使每个位线有源区均存在一个与其相邻的源线有源区；其中，每个位线有源区和源线有源区均包含沿第一方向交替形成的且互不接触的漏区和源区；隔离结构、位线有源区和源线有源区均沿第一方向延伸，第二方向与第一方向相垂直；
[0014]第一连接区域，连接于所述位线有源区的漏区的右侧；
[0015]第二连接区域，连接于所述源线有源区的源区的右侧；
[0016]其中，第一连接区域和第二连接区域，均形成于位于位线有源区和源线有源区之间的隔离结构的顶部，且与有源区的材料相同，且每个沿第一方向的隔离结构只包括第一连接区域或只包括第二连接区域；
[0017]
[0018]栅区域，形成于所述有源区上，且位于所述栅区域下的有源区为沟道区，所述栅区域位于第一连接区域和与其相邻的第二连接区域之间的位线有源区或源线有源区之上，其中，同一栅区域两侧的所述的第一连接区域和第二连接区域分别连接于相邻的位线有源区和源线有源区；
[0019]其中，第一连接区域、与所述第一连接区域连接的漏区、第二连接区域、与所述第二连接区域连接的源区、以及位于所述的第一连接区域和第二连接区域之间的栅区域形成一存储单元，且同一栅区域两侧的所述的第一连接区域与第二连接区域为相邻的，同一栅区域两侧的所述的第一连接区域和第二连接区域分别连接于相邻的位线有源区和源线有源区；
[0020]位线的漏区接触孔，用于连接第一连接区域和与其对应到位线金属层；
[0021]源线的源区接触孔，用于连接第二连接区域和与其对应的源线金属层；
[0022]字线接触孔，用于连接栅区域和与其对应的字线金属层。
[0023]可选地，所述位线有源区和源线有源区在第二方向上宽度相等。
[0024]可选地，所述第一连接区域连接相邻的所述位线有源区和源线有源区的漏区。
[0025]可选地，所述第二连接区域连接相邻的所述源线有源区和位线有源区的源区。
[0026]可选地，沿第二方向的多个栅区域连接形成折线形或波浪形。
[0027]可选地，每一个存储单元的沟道的长度方向平行于第一连接区域和第二连接区域的连接方向。
[0028]可选地，所述栅区域自下向上依次包含位于有源区上的隧穿氧化层、浮栅、阻挡氧化层和控制栅。
[0029]可选地，所述阻挡氧化层为三层的叠层结构，其中，所述叠层结构的最下层和最上层为二氧化硅，所述叠层结构的中间层为氮化硅。
[0030]可选地，所述位线有源区及源线有源区的特征尺寸遵循有源区的特征尺寸。
[0031]可选地，第一连接区域和第二连接区域的特征尺寸遵循所述隔离结构的特征尺寸。
[0032]可选地，所述隔离结构为浅沟槽隔离或绝缘介质隔离。
[0033]可选地,所述半导体衬底材料为娃、娃锗、绝缘层上娃、绝缘层上娃锗或绝缘层上锗。
[0034]如上所述，本发明的一种闪存存储单元阵列，具有以下有益效果:本发明提供的闪存存储单元阵列，在无需降低特征尺寸的同时，改变闪存存储单元阵列的架构(architecture)分布情况,将现有技术中的多条位线共用的宽度较宽的共源线拆分，以使每条位线有源区均有一条与其相邻的源线有源区相对应，其中，所述源线有源区的宽度与位线有源区的宽度相等，且所述源线的源区接触孔与位线的漏区接触孔尺寸相等；且沿第二方向(每行)的多个存储单元的栅区域连接为折线形或波浪形，从而改变现有技术中两个存储单元共用一个位线的漏区接触孔的现状，使本发明的四个存储单元共用一个位线的漏区接触孔或源线的源区接触孔，以提高闪存存储单元阵列的密度。与现有技术中16条位线与I条共源线相对应的情况相比较，本申请的闪存存储单元阵列的密度提高19%。
【专利附图】
【附图说明】
[0035]图1显示为现有技术中NOR型闪存存储单元阵列结构的俯视图。
[0036]图2显示为本发明一种闪存存储单元阵列中有源区和隔离结构的俯视图。
[0037]图3显示为本发明一种闪存存储单元阵列结构的俯视图。
[0038]图4显示为图3的局部放大示意图。
[0039]元件标号说明
[0040]BL1、BL2、BL7、BL8、BL9、BL16 位线有源区
[0041]SL1、SL7、SL8、SL16 源线有源区
[0042]201第一连接区域
[0043]202第二连接区域
[0044]203隔离结构
[0045]204栅区域
[0046]205位线的漏区接触孔
[0047]206源线的源区接触孔
[0048]211、212、213、214 存储单元
【具体实施方式】
[0049]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0050]请参阅图2至图4。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0051]现有的NOR (或非门)型闪存存储单元阵列结构中，由于自对准源区工艺将现有的NOR (或非门)型阵列结构为:多条位线101共用一条共源线102，同一行的存储单元100的源区共用一个共源线102的接触孔105 ;同时，又由于共源线102的宽度远大于位线101的宽度，因此，现有的NOR (或非门)型阵列结构的限制了存储单元阵列的密度(cell arraydensity)。
[0052]有鉴于此，本发明提供了一种闪存存储单元阵列，本发明提供的闪存存储单元阵列，在无需降低特征尺寸的同时，改变闪存存储单元阵列的架构分布情况，将现有技术中的多条位线共用的宽度较宽的共源线拆分，以使每条位线有源区均有一条与其相邻的源线有源区相对应，其中，所述源线有源区的宽度与位线有源区的宽度相等，且所述源线的源区接触孔与位线的漏区接触孔尺寸相等；且沿第二方向(每行)的多个存储单元的栅区域连接为折线形或波浪形，从而改变现有技术中两个存储单元共用一个位线的漏区接触孔的现状，使本发明的四个存储单元共用一个位线的漏区接触孔或源线的源区接触孔，以提高闪存存储单元阵列的密度。与现有技术中16条位线与I条共源线相对应的情况相比较，本申请的闪存存储单元阵列的密度提高19%。以下将详细阐述本发明的一种闪存存储单元阵列的实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的一种闪存存储单元阵列。
[0053]如图2至图4所示，本发明提供一种闪存存储单元阵列，所述闪存存储单元阵列由数个存储单元以阵列形式排列而成，所述闪存存储单元阵列至少包括:有源区、栅区域204、位线漏区接触孔205、源线源区接触孔206、字线接触孔(未图示)、位线金属层(未图示)、源线金属层(未图示)和字线金属层(未图示)。
[0054]其中，所述有源区包括多个位线有源区(Bit Line，BL)和源线有源区(SourceLine, SL)、以及连接于位线有源区的第一连接区域201和连接于源线有源区的第二连接区域202 ;位线包括位线金属层、位线的漏区接触孔205及位线有源区，源线包括源线金属层、源线的源区接触孔206及源线线有源区。
[0055]在本实施例中，如图图2至图3所示，以16列位线有源区BL1?BL16搭配16列分别与其相相邻的源线有源区SLfSLie相对应，但并不局限于此，于实际应用中，在其他实施例中，可根据需要进行结构的扩展。
[0056]需要指出的是，本发明中的“相邻”是以图示中的相对位置为解释依据，并未唯一限制为相接触情况。
[0057]所述位线有源区和源线有源区为采用隔离结构203间隔的条状结构，且位线有源区和源线有源区沿第二方向交替形成于半导体衬底顶部，换言之，通过多个隔离结构203将半导体衬底间隔为交替形成的位线有源区和源线有源区，以使每个位线有源区均存在一个与其相邻的源线有源区相对应；其中，每个位线有源区和源线有源区均包含沿第一方向交替形成的且互不接触的漏区(未图示)和源区(未图示);隔离结构203、位线有源区和源线有源区均沿第一方向延伸，第二方向与第一方向相垂直；所述半导体衬底材料为娃、娃锗、绝缘层上硅、绝缘层上硅锗或绝缘层上锗；所述隔离结构203为浅沟槽隔离或绝缘介质隔离。进一步，位线有源区和源线有源区在垂直于第一方向的第二方向上宽度相等。
[0058]在本实施例中，如图2所示，优选所述半导体衬底为硅材料衬底；优选所述隔离结构203为浅沟槽隔离；位线有源区BL1、BL7、BL8和BL16分别与各自相邻的源线有源区SL1、SL7、SL8和SL16相对应，且各该位线有源区和源线有源区在横向方向宽度相等，其中，所述第一方向为纵向方向，所述第二方向为横向方向，即所述位线有源区和源线有源区均为相互交替的16列。
[0059]需要说明的是，本实施例将现有技术中的多条位线共用的宽度较宽的共源线拆分，以使每条位线有源区均有一条与其相邻且等宽的源线有源区相对应；进一步，本实施例的图2至图4，并未限制每一组相对应的位线有源区一定位于源线有源区的左侧，在另一实施例中，每一组相对应的位线有源区也可以位于源线有源区的右侧。
[0060]需要进一步说明的是，所述位线有源区及源线有源区的特征尺寸(CriticalDimens1n, CD)遵循有源区的特征尺寸。在本实施例中，优选位线有源区及源线有源区的尺寸取值为特征尺寸，以使所述闪存存储单元阵列的密度最大。
[0061]所述第一连接区域201连接于所述位线有源区的漏区的右侧，进一步，所述第一连接区域201连接相邻的所述位线有源区和源线有源区的漏区。
[0062]所述第二连接区域202连接于所述源线有源区的源区的右侧，进一步，所述第二连接区域202连接相邻的所述源线有源区和位线有源区的源区。
[0063]其中，第一连接区域201和第二连接区域202均形成于位于位线有源区和源线有源区之间的隔离结构203的顶部，且与有源区的材料相同，且每个沿第一方向的隔离结构203只包括第一连接区域201或只包括第二连接区域202。
[0064]在本实施例中，如图2所述，所述位线有源区BLl和BL8右侧的隔离结构顶部形成有第一连接区域201，且所述位线有源区BLl和BL8的漏区分别连接有各自的第一连接区域201进一步,优选的,在本实施例中，所述第一连接区域201还连接于分别与所述位线有源区BLl和BL8相邻的源线有源区SLl和SL8的漏区，换言之，所述第一连接区域201连接相邻的所述位线有源区和源线有源区的漏区；所述源线有源区SLl和SL8右侧的隔离结构顶部形成有第二连接区域202，且所述源线有源区SLl和SL8的源区分别连接有各自的第二连接区域202，进一步，优选的，在本实施例中，所述第二连接区域202还连接于分别与所述源线有源区SLl和SL8相邻的位线有源区BL2和BL9的源区，换言之，所述第二连接区域202连接相邻的所述源线有源区和位线有源区的源区。
[0065]进一步，在本实施例中，如图2所示，一个第一连接区域201周围形成有四个与其相邻的第二连接区域202，相对的，一个第二连接区域202周围也形成有四个与其相邻的第一连接区域201。
[0066]需要说明的，在另一实施例中，当所述第一连接区域连接于位线有源区的左侧时，相应的，所述第二连接区域也连接于源线有源区的左侧。
[0067]需要进一步说明的是，所述第一连接区域和第二连接区域的特征尺寸(⑶)遵循所述隔离结构的特征尺寸。在本实施例中，优选第一连接区域和第二连接区域的尺寸取值为特征尺寸，以使所述闪存存储单元阵列的密度最大。
[0068]需要指出的是，本实施例中，如图2和图3所示，优选的，沿第一方向(每一列)的第一连接区域201之间的间距相等，沿第一方向(每一列)的第二连接区域202之间的间距相等，且第一连接区域201之间的间距和第二连接区域202之间的间距也相等，以使所述闪存存储单元阵列的密度最大。但并不局限于此，本发明并未限制沿第一方向(每一列)的第一连接区域之间的间距是否相等，也并未限制沿第一方向(每一列)的第二连接区域202之间的间距是否相等，同时也未限制第一连接区域201之间的间距和第二连接区域202之间的间距是否相等。
[0069]所述栅区域204形成于所述有源区上，且位于所述栅区域204下的有源区为沟道区，所述栅区域位于第一连接区域201和与其相邻的第二连接区域202之间的位线有源区或源线有源区之上，其中，同一栅区域204两侧的所述的第一连接区域201和第二连接区域202分别连接于相邻的位线有源区和源线有源区；其中，第一连接区域201、与所述第一连接区域连接的漏区(未图示)、第二连接区域202、与所述第二连接区域连接的源区(未图示)、以及位于所述的第一连接区域和第二连接区域之间的栅区域204形成一存储单元，且同一栅区域204两侧的所述的第一连接区域201与第二连接区域202为相邻的，同一栅区域204两侧的所述的第一连接区域201和第二连接区域202分别连接于相邻的位线有源区和源线有源区。
[0070]进一步，沿第二方向(每行)的多个存储单元的栅区域204连接形成折线形或波浪形；每一个存储单元的沟道的长度方向平行于第一连接区域201和第二连接区域202的连接方向，换言之，每一个存储单元的栅区域204的边界垂直于第一连接区域201和第二连接区域202之间的连线；所述栅区域204自下向上依次包含位于有源区上的隧穿氧化层(未图示)、浮栅(未图示)、阻挡氧化层(未图示)和控制栅(未图示)。
[0071]所述位线的漏区接触孔205用于连接第一连接区域201和与其对应到位线金属层(未图示)；所述源线的源区接触孔206用于连接第二连接区域202和与其对应的源线金属层(未图示)；所述字线接触孔(未图示)用于连接栅区域和与其对应的字线金属层。
[0072]在本实施例中，如图3和图4所示，由于第二方向为横向方向，则沿第二方向的多个栅区域204位于同一行，其中，优选同一行的多个存储单元的栅区域204连接形成折线形；在图3和图4俯视图中，优选所述存储单元211的栅区域204的边界垂直于第一连接区域201和第二连接区域202之间的连线，其中，所述栅区域204的边界以斜线所示，请参阅图3和图4，换言之，斜线之间的距离d则为该存储单元211的沟道长度。
[0073]进一步，在本实施例的所述栅区域中，所述隧穿氧化层为单层结构的二氧化硅；所述浮栅和控制栅为多晶硅；所述阻挡氧化层为三层的叠层结构，其中，所述叠层结构的最下层和最上层为二氧化硅，所述叠层结构的中间层为氮化硅，即为氧化层-氮化层-氧化层(ONO)结构(未详细图示ONO各层)。
[0074]在本实施例中，仅以图3和图4的四个的存储单元211、212、213和214为例进行说明，其中，存储单元211和212为相邻的存储单元，存储单元213和214为相邻的存储单元:
[0075]如图3和图4所示，所述位线的漏区接触孔205与第一连接区域201在俯视图中位置相重合，所述源线的源区接触孔206与第二连接区域202在俯视图中位置相重合；又由于如图2中，一个第一连接区域201周围形成有四个与其相邻的第二连接区域202，相对的，一个第二连接区域202周围也形成有四个与其相邻的第一连接区域201，因此，在图3和图4中，四个存储单元211、212、213和214共用一个位线的漏区接触孔205，以提高本发明闪存存储单元阵列的密度，但并不局限于此，在本发明中，也存在共用一个源线的源区接触孔206的四个存储单元(未图示)。
[0076]为了本领域技术人员更好的理解本发明，以下将以图3和图4的四个的存储单元211、212、213和214为例进行说明，具体介绍本发明闪存存储单元阵列的操作方法:
[0077]选择一个存储单元进行工作时，需要同时选中该存储单元对应的位线、字线及源线，其中，位线包括位线金属层、位线的漏区接触孔及位线有源区，源线包括源线金属层、源线的源区接触孔及源线线有源区。
[0078]具体地，若预选中存储单元212时:
[0079]对位线有源区BL8对应的位线金属层(未图示)施加电压，则该电压通过位线的漏区接触孔205和位于位线有源区BL8右侧的第一连接区域201，施加至位线有源区BL8和源线有源区SL8的漏区上；
[0080]同时，对源线有源区SL8对应的源线金属层(未图示)施加电压，则该电压通过源线的源区接触孔206和位于源线有源区SL8右侧的第二连接区域202，施加至源线有源区SL8和位线有源区BL9的源区上；
[0081]同时，对字线金属层(未图示)施加电压，则该电压通过字线接触孔施加至与字线金属层相对应且位于其下的折线形的一行栅区域204上，且该存储单元212的栅区域204位于源线有源区SL8之上。
[0082]综上所述，本发明提供的闪存存储单元阵列，在无需降低特征尺寸的同时，改变闪存存储单元阵列的架构分布情况，将现有技术中的多条位线共用的宽度较宽的共源线拆分，以使每条位线有源区均有一条与其相邻的源线有源区相对应，其中，所述源线有源区的宽度与位线有源区的宽度相等，且所述源线的源区接触孔与位线的漏区接触孔尺寸相等；且沿第二方向(每行)的多个存储单元的栅区域连接为折线形或波浪形，从而改变现有技术中两个存储单元共用一个位线的漏区接触孔的现状，使本发明的四个存储单元共用一个位线的漏区接触孔或源线的源区接触孔，以提高闪存存储单元阵列的密度。与现有技术中16条位线与I条共源线相对应的情况相比较，本申请的闪存存储单元阵列的密度提高19%。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0083]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种闪存存储单元阵列，由数个存储单元以阵列形式排列而成，其特征在于，所述闪存存储单元阵列至少包括: 有源区，包括多个位线有源区和源线有源区、以及连接于位线有源区的第一连接区域和连接于源线有源区的第二连接区域: 位线有源区和源线有源区为采用隔离结构间隔的条状结构，且位线有源区和源线有源区沿第二方向交替形成于半导体衬底顶部，以使每个位线有源区均存在一个与其相邻的源线有源区；其中，每个位线有源区和源线有源区均包含沿第一方向交替形成的且互不接触的漏区和源区；隔离结构、位线有源区和源线有源区均沿第一方向延伸，第二方向与第一方向相垂直； 第一连接区域，连接于所述位线有源区的漏区的右侧； 第二连接区域，连接于所述源线有源区的源区的右侧； 其中，第一连接区域和第二连接区域，均形成于位于位线有源区和源线有源区之间的隔离结构的顶部，且与有源区的材料相同，且每个沿第一方向的隔离结构只包括第一连接区域或只包括第二连接区域； 栅区域，形成于所述有源区上，且位于所述栅区域下的有源区为沟道区，所述栅区域位于第一连接区域和与其相邻的第二连接区域之间的位线有源区或源线有源区之上，其中，同一栅区域两侧的所述的第一连接区域和第二连接区域分别连接于相邻的位线有源区和源线有源区； 其中，第一连接区域、与所述第一连接区域连接的漏区、第二连接区域、与所述第二连接区域连接的源区、以及位于所述的第一连接区域和第二连接区域之间的栅区域形成一存储单元，且同一栅区域两侧的所述的第一连接区域与第二连接区域为相邻的，同一栅区域两侧的所述的第一连接区域和第二连接区域分别连接于相邻的位线有源区和源线有源区； 位线的漏区接触孔，用于连接第一连接区域和与其对应到位线金属层； 源线的源区接触孔，用于连接第二连接区域和与其对应的源线金属层； 字线接触孔，用于连接栅区域和与其对应的字线金属层。
2.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述位线有源区和源线有源区在第二方向上宽度相等。
3.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述第一连接区域连接相邻的所述位线有源区和源线有源区的漏区。
4.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述第二连接区域连接相邻的所述源线有源区和位线有源区的源区。
5.根据权利要求1所述的闪存存储单元阵列，其特征在于:沿第二方向的多个栅区域连接形成折线形或波浪形。
6.根据权利要求1所述的闪存存储单元阵列，其特征在于:每一个存储单元的沟道的长度方向平行于第一连接区域和第二连接区域的连接方向。
7.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述栅区域自下向上依次包含位于有源区上的隧穿氧化层、浮栅、阻挡氧化层和控制栅。
8.根据权利要求7所述的闪存存储单元阵列，其特征在于:所述阻挡氧化层为三层的叠层结构，其中，所述叠层结构的最下层和最上层为二氧化硅，所述叠层结构的中间层为氮化硅。
9.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述位线有源区及源线有源区的特征尺寸遵循有源区的特征尺寸。
10.根据权利要求1所述的闪存存储单元阵列，其特征在于:第一连接区域和第二连接区域的特征尺寸遵循所述隔离结构的特征尺寸。
11.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述隔离结构为浅沟槽隔离或绝缘介质隔离。
12.根据权利要求1所述的闪存存储单元阵列，其特征在于:所述半导体衬底材料为娃、娃锗、绝缘层上娃、绝缘层上娃锗或绝缘层上锗。
【文档编号】H01L27/115GK104347634SQ201310325930
【公开日】2015年2月11日 申请日期:2013年7月30日 优先权日:2013年7月30日
【发明者】王成诚, 李绍彬, 杨芸, 仇圣棻, 胡建强 申请人:中芯国际集成电路制造(上海)有限公司