半导体堆叠的制作方法
【专利摘要】本发明涉及一种半导体堆叠（1），用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层(2、2’)，每层(2、2’)包括至少一个相变存储器单元，其中，在加热器电端子(T2、T9)和至少两个另外的加热器电端子(T5、T6)之间提供相变材料（3），在加热器电端子(T2、T9)和两个另外的加热器电端子(T5、T6)的每个之间的相变材料（3）可在至少两个可逆地转换的相态，非结晶相态(3’)和结晶相态(3”)，之一中操作，其中，在使用时所述半导体堆叠可被配置以通过每层(2、2’)中的每个加热器电端子(T2、T9)和两个另外的加热器电端子(T5、T6)的每个之间的相变材料（3）的相态(3”、3’)的电阻(R2、R8、R3、R9)来存储信息，且基于在相邻层(2、2’)中存储的信息来进行所述逻辑操作。
【专利说明】半导体堆叠
【技术领域】
[0001]本发明涉及用于进行逻辑操作的半导体堆叠，其具有存储与逻辑操作相关联的和/或在逻辑操作中涉及的信息的能力。
【背景技术】
[0002]为了进行逻辑操作，公知地使用在电子电路中互相连接的多个各种电子器件、诸如例如电子晶体管。为了进行给定的逻辑操作，使用在预定电子电路中的给定的一组电子器件。为了可以进行不同的逻辑操作，可以在集成电路和/或半导体器件中嵌入为给定的逻辑操作的性能而经由其组成的一组给定的电子器件来预定义和/或分配的每个电子电路。
[0003]与使用上述集成电路和/或半导体器件进行逻辑操作相关联的问题可能是有限的灵活性和/或多用性，因为给定的逻辑操作仅可以由如下电子电路进行:该电子电路包括为该人物的性能而预定义的给定的一组电子器件，且该电子电路不可与被配置为或有能力进行逻辑操作的其他电子电路互换且/或在其他电子电路期间互换。另外的相关问题可以是:因为要预留特定量的空间来用于电子电路的集成，每个电子电路被预定义以进行给定逻辑操作，因此可以相对地减少使用这种电子电路来进行逻辑操作的集成电路/器件的
山/又ο
[0004]在已知的逻辑器件和/或应用中，逻辑函数基于作为诸如例如电荷的非易失性的信息。关于此，从存储装置获得表示逻辑输入的信息，对逻辑输入进行给定的逻辑操作，且另外存储逻辑操作的结果、逻辑输出。要关于逻辑操作中涉及的/与逻辑操作相关的信息提供的，即逻辑输入和逻辑输出，是进行用于获得逻辑输入和存储逻辑输出的资源和空间和用于存储这种信息的空间/存储器的步骤。US7186998B2公开多端子逻辑设备，其包括与三个或更多电端子处于电通信的具有结晶和非结晶状态的相变材料。相变材料能够响应于施加的电能量，来经历在非结晶和结晶状态之间的可逆转换，其中该非结晶和结晶状态示出可测量地不同的电阻。以在一对端子之间施加的电流或电压脉冲的形式的电能量影响这些端子之间的结构状态和测量的电阻。在该文档中公开的设备中，在不同的几对端子之间提供独立的输入信号，且测量该输出作为另一对端子之间的电阻。通过施加的输入信号和测量的输出电阻之间的关系来实现逻辑函数，其中，通过输入信号对结构状态的影响和相变材料的电阻来管掌控该关系。逻辑值可以与相变材料的结晶和非结晶状态或一对端子之间的测量的电阻相关联的。US7186998B2公开一种操作相变存储器单元、由此实现给定的逻辑函数的方法。公开的相变存储器单元具有三个端子，由此可以使用两个不同的端子对上施加的各个输入信号来在相变材料中建立结晶或非结晶状态，具有可彼此识别的且可以用于表示给定的逻辑函数的必要输入的对应电阻。在第三对端子之间测量的输出电阻对应于逻辑函数的输出。
[0005]US2011/0096594A1公开用于读取缓和电阻漂移的相变存储器的技术。一种构思的方法包括向存储器单兀施加多个电输入信号。该方法包括测量来源于多个电输入信号的来自存储器单元的多个电输出信号。该方法包括计算取决于存储器单元中的非结晶材料的配置的多个电输出信号的不变分量。该方法还包括基于该不变分量来确定存储器单元的存储器状态。在该文档中公开的本发明的一个实施例中，该方法还包括将多个电输出信号映射到多个测量区域中的一个测量区域。这些测量区域对应于存储器单元的存储器状态。
【发明内容】
[0006]根据本发明的第一方面的实施例，提供一种半导体堆叠，用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层，每层包括至少一个相变存储器单元，其中，在加热器电端子和至少两个另外的加热器电端子之间提供相变材料，在加热器电端子和两个另外的加热器电端子的每个之间的相变材料在至少两个可逆地转换的相态、非结晶相态和结晶相态之一中可操作，其中，所述半导体堆叠当使用时可被配置以通过每层中的每个加热器电端子和两个另外的加热器电端子的每个之间的相变材料的相态的电阻来存储信息，且基于在相邻层中存储的信息来进行所述逻辑操作。与其中使用了晶体管的先前提出的器件和/或技术相比，可能与本发明的实施例相关联的一些优点包括:提供对通过晶体管进行逻辑操作的替换方式；因为在相邻层之间的连接而改善了性能和/效率，可以没有线连接地促进其相变存储器单元和/或与相变存储器单元相关联的电端子，且相比于其中使用有线连接多个晶体管的电路来进行给定逻辑操作的先前提出的器件和/或技术，该实现和制造相对容易。而且，因为在堆叠配置中提供相邻层，因此这可以在本发明的实施例被整合在用于进行逻辑操作的器件/电路中/结合该器件/电路来使用的情况下延展增加的器件密度的优势。关于本发明的实施例要考虑的是，提供与每层中的每个加热器电端子和两个另外的加热器电端子的每个之间提供的相变材料的非结晶相态和结晶相态之一相关联的电阻来存储对应于给定逻辑输入的信息。因为相变材料的非结晶和结晶相态是非易失性的，因此可以不在本发明的实施例中提供用于装载逻辑输入的分离的步骤和/或用于这些逻辑输入的存储空间/存储器和/或关于进行的逻辑操作的给定方面的逻辑输出，其中要对该逻辑输入进行逻辑操作。
[0007]优选地，进行的逻辑操作对应于其中读取一组读取端子之间的相邻层中存储的信息的读取操作。该特征可以提供使得相比于先前提出的器件和/或技术、进行逻辑操作容易的优点，因为直接经由在本发明的实施例中的构成的一组读取端子之间执行的读取操作而进行逻辑操作。
[0008]期望地，逻辑输入I和O分别由每个相邻层的相变存储器单元中的加热器电端子和两个另外的加热器电端子的每个之间提供的相变材料的非结晶相态和结晶相态的电阻来表示。该特征可以延展本发明的实施例的改善的性能的优势，因为逻辑输入I和O由于通常用少量量级彼此区分的相变材料的非结晶相态和结晶相态的电阻，而可以有效地彼此区分。对于本发明的实施例的实施方式，进行的逻辑操作优选地包括给定的逻辑OR操作，器对应于读取操作的一个方面，该读取操作包括读取在该组读取端子之间的至少一个路径中的相邻层中存储的信息。而且关于本发明的实施例的实施方式，进行的逻辑操作期望地包括逻辑AND操作，在读取操作的另一方面中生成的逻辑AND操作的逻辑输入的每个包括读取在该组读取端子之间的给定路径中的相邻层中存储的信息。
[0009]优选地，使用所选的一组读取端子来用于读取操作。在本发明的一个实施例中，可以取决于对要用于读取操作的该组读取端子进行的选择来进行不同的逻辑操作。相比于先前提出的特别是使用晶体管的器件和/或技术，该特征延展增加其中可以整合本发明的实施例的电路/逻辑电路的优势，其中，单个逻辑操作通常可以由包括多个互联的晶体管的专用电路进行，以便通过选择不同的几组读取端子来进行通过本发明的实施例可能进行的逻辑操作，其中可能需要多个这种专用电路。
[0010]期望地，在本发明的实施例中，进行的逻辑操作与写入操作同时发生，关于写入端子来进行该写入操作，这些写入端子被提供在相邻层的写入路径中，根据该逻辑操作来修改关于相邻层的至少一个存储路径中存储的给定格式的信息。该特征与在本发明的实施例中进行的写入操作相关联；其在本发明的一个实施例中提供其中可以关于相邻层进行逻辑操作的替换方式。其可以延展本发明的实施例的多用性和有效性的优势，因为在相邻层中存储的给定格式的信息可以通过与写入操作同时发生的逻辑操作来改变；不需要两步方法而促进信息中的这种改变，在该两步方法中:进行逻辑操作以便定位要在相邻层中的哪里改变该信息，且因此进行写入操作以促进在该位置处存储的信息的期望的改变。关于本发明的当前描述的实施例，优选地，可配置至少一个写入端子以相对于另一写入端子被供应有结晶电压脉冲。关于此，写入端子可以是加热器电端子和在相邻层上的或是对相邻层之一的构成上的另外的电端子。通过配置要相对于另一写入端子被供应有结晶脉冲的至少一个写入端子，同时进行逻辑操作，其中，对于关于相邻层中的至少一个存储路径中存储的给定格式的信息，在相邻层之一中的相变存储器单元的加热器电端子和另外的加热器电端子中的至少一个之间提供的相变材料的相态可以从非结晶相态改变为结晶相态。该特征可以延展容易地促进在本发明的实施例中存储的信息的改变的优势。而且，在当前描述的实施例中，可期望地，信息被存储为由进行的逻辑操作修改且被存储在其本来的位置。在本发明的实施例中，与写入操作同时进行的逻辑操作改变/修改相邻层中存储的信息为用于信息存储的给定格式。修改的信息对应于进行逻辑操作的逻辑输出，且其被存储在信息修改已经被逻辑操作生效的地方。通过该特征，不需要通过用于存储进行的逻辑操作的逻辑输出的空间/存储器来提供另外的资源。另外，本发明的实施例结合了逻辑和存储器功能。
[0011]优选地，对相邻层的各个相变存储器单元共同地提供两个另外的加热器电端子。在本发明的一个实施例中，该特征可以扩展容易制造和/或实施、包括空间经济性的优势，因为不需要引入分离的制造步骤/结构/特征来向每个相变存储器单元提供其自己的两个另外的加热器电端子的对。
[0012]期望地，为了逻辑操作重新配置，改变在相邻层之一中的相变存储器单元中的至少一个加热器电端子和另外两个加热器电端子之间存储的信息。在本发明的一个实施例中，进行的逻辑操作取决于如何将信息存储在相邻层中，这对于用于这种信息存储的不同格式也不同。例如，通过改变在相邻层、例如器加热器端子和两个另外的加热器电端子的至少一个中存储的信息，促进相邻层中的不同格式的信息存储。因此，关于本发明的实施例，可以进行的逻辑操作是可重新配置的。该特征对本发明的实施例延展了不同逻辑操作的性能的容易性和增加的多用性的优势。
[0013]根据本发明的另一实施例，提供一种阵列，包括多个半导体堆叠，每个半导体堆叠根据本发明的第一方面的各个实施例，彼此电接触且相对于彼此堆叠地提供所述多个半导体堆叠。可能与本发明的这种实施例相关联的一些优势包括:每个半导体堆叠可以应用于存储不同信息；每个半导体堆叠可以被配置以基于每个堆叠中存储的信息和被选择来在该堆叠中进行读取操作的该组读取端子来进行彼此不同的逻辑操作，且可以引入定时特征:每个堆叠在相对于该阵列中的其他堆叠进行其分配的逻辑操作时的给定时间进行器指定的逻辑操作。由于多个半导体堆叠的堆叠配置，可以促进增加的器件密度和并入其他器件和/或技术/与其他器件和/或技术整合的容易性。
[0014]期望地，彼此堆叠地、彼此相邻地或前述组合地，提供所述多个半导体堆叠。优选地，所述多个半导体堆叠相对于彼此三维地堆叠。这些特征可以促进以关于器件密度和空间问题的期望方式将本发明的实施例并入/整合到器件/电路中。
[0015]根据本发明的方法方面的实施例，提供一种提供半导体堆叠进行逻辑操作的方法，该半导体堆叠包括在与每个相邻层堆叠的配置中布置的相邻层，包括至少一个相变存储器单元，其中，在加热器电端子和至少两个另外的加热器电端子之间提供相变材料，在加热器电端子和两个另外的加热器电端子的每个之间的相变材料在至少两个可逆地转换的相态、非结晶相态和结晶相态之一中可操作，该方法包括以下步骤:通过每层中的每个加热器电终端和两个另外的加热器电终端的每个之间的相变材料的相态的电阻来存储信息，且基于相邻层中存储的信息来进行所述逻辑操作。
[0016]还提供对应的使用方面，且因此根据本发明的使用方面的实施例，提供一种对用于进行至少一个逻辑操作的半导体堆叠的使用，所述半导体堆叠包括:在与每个相邻层堆叠的配置中布置的相邻层，包括至少一个相变存储器单元，其中，在加热器电终端和至少两个另外的加热器电终端之间提供相变材料，在加热器电终端和两个另外的加热器电终端的每个之间的相变材料在至少两个可逆地转换的相态、非结晶相态和结晶相态之一中可操作，其中，所述半导体堆叠当使用时可被配置以通过每层中的每个加热器电终端和两个另外的加热器电终端的每个之间的相变材料的相态的电阻来存储信息，且基于在相邻层中存储的信息来进行所述逻辑操作。
[0017]一个方面的特征可以应用于任何其他方面，且反之亦然。任何公开的实施例可以与所示和/或所描述的其他实施例中的一个或几个组合。这对实施例的一个或多个特征也是可以的。
【专利附图】
【附图说明】
[0018]现在，通过例子来进行对附图的引用，其中:
[0019]图1示出本发明的一个实施例，以及
[0020]图2示出本发明的另一个实施例。
【具体实施方式】
[0021]在该描述中，已经使用相同的附图标记或符号来指示相同部件或相似部件。
[0022]如图1所示，在本发明的实施例中，提供进行至少一个逻辑操作的半导体堆叠I。该半导体堆叠I包括布置成堆叠配置的相邻层2、2’，每层2、2’包括至少一个相变存储器单元。对于相邻层2、2’中的每个相变存储器单元，在加热电端子T2、T9和至少两个另外的加热器电端子Τ5、Τ6之间提供相变材料3。此前所述的相变材料3可在至少两个可逆地可转换相态、非结晶相态3’和结晶相态3”之一中操作。在非结晶相态3’中，相变材料3具有相比于其结晶相态3”的可识别的更高电阻，通常两到三个量级，且相比于各个相态之间的电阻则高达5个量级。对于相变材料3，可以使用例如适当选择的锗锑碲合金。
[0023]对于相邻层2、2’的各个相变存储器单元，在相变材料3的第一表面4’上提供加热器电端子T2、T9，且在与相变材料3的第一表面4’相对布置的第二表面4”上提供两个另外的加热器电端子T5、T6。这两个另外的加热器电端子Τ5、Τ6共同地提供给相邻层2、2’的各个相变存储器单元/由它们共享。与这两个另外的加热器电端子Τ5、Τ6的每个电通信地提供加热器电端子Τ2、Τ9。加热器电端子Τ9、Τ2和另外的加热器电端子Τ5、Τ6可以包括例如氮化钛或鹤，且它们可以提供绝缘体5而彼此电隔离,该绝缘体5被选择为包括优选地具有电隔离和热隔离属性两者的材料，诸如例如氮化硅或二氧化硅。
[0024]当正使用时，本发明的一个实施例可配置为提供每个相邻层2、2 ’中的每个加热器电端子Τ2、Τ9和两个另外的加热器电端子Τ5、Τ6的每个之间的相变材料4的相态3”、3’的电阻R2、R8、R3、R9来存储信息。可以施加给定的相态更改信号、诸如例如在前述电端子之间的电压脉冲，来促进在任一加热器电端子T2、T9和任一另外的加热器电端子T5、T6之间的相变材料3的期望的相态3”、3’。进行的逻辑操作基于如前所述被存储在相邻层2、2’中的信息R2、R8、R3、R9来进行。
[0025]在本发明的第一变型中，进行的逻辑操作对应于读取操作，在该读取操作中，读取一组读取端子T2-T9 ；T5-T6之间的相邻层2、2’中存储信息R2、R8、R3、R9。在相邻层2、2’中存储的信息用于表示关于经由读取操作进行的逻辑操作的逻辑输入。因此，由每个相邻层2、2’的相变存储器单元中的加热器电终端T2、T9和两个另外的加热器电终端T5、T6的每个之间提供的相变材料3的分别的非结晶相态3’和结晶相态3”的电阻R2、R8、R3、R9来表不逻辑输入I和O。
[0026]该组读取端子T2-T9 ；T5-T6可以包括半导体堆叠I中的一对电端子，器组合被选择以与电端子Τ2-Τ5、Τ5-Τ9、Τ2-Τ6、Τ6-Τ9的任一组合都不同，且在电端子Τ2-Τ5、Τ5-Τ9、Τ2-Τ6、Τ6-Τ9之间，在相邻层2、2’的各个相变存储器单元中存储信息1?2、1?8、1?3、1?9。读取操作和进行的对应的逻辑操作取决于对读取端子Τ2-Τ9 ；Τ5-Τ6进行的选择。关于此，读取信号可以被传播以便同时访问所选的该组读取端子Τ2-Τ9 ；Τ5-Τ6之间的任何路径Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2-Τ6。每个这种路径 Τ2_Τ5-Τ9、Τ2-Τ6_Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2_Τ6 包括该组读取端子Τ2-Τ9 ；Τ5-Τ6之间的路由，其中，在相邻层2、2’中存储信息R2、R8、R3、R9。该组读取端子 T2-T9 ；T5-T6 之间的路径 Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9_Τ6、Τ5-Τ2-Τ6 中的电阻R2、R8、R3、R9彼此串联连接。关于在该组读取端子T2-T9 ;T5_T6之间的多个路径，在多个路径Τ2-Τ5-Τ9、Τ5-Τ9-Τ6之一中的电阻R2、R8 ;R8、R9与所选择的该组读取端子T2-T9 ；T5-T6之间的多个路径T2-T6-T9、T5-T2-T6中的另一个中的电阻R3、R9 ;R2、R3的并行连接。
[0027]在本发明的实施例的第一变型，所述逻辑操作可以包括给定的逻辑OR操作，其对应于读取操作的一个方面，其中，读取在该组读取终端T2-T9 ；T5-T6之间的至少一个路径Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2_Τ6中的相邻层2、2’中存储的信息。另外，且关于读取操作的另一方面，进行的逻辑操作可以包括逻辑AND操作，其每个逻辑输入通过读取该组读取电阻 Τ2-Τ9 ；Τ5-Τ6 的 Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9_Τ6、Τ5-Τ2-Τ6 之间的给定路径中的相邻层2、2’中存储的信息来`生成。[0028]为了获得本发明的实施例的第一变型的理解，且参考图1，逻辑I和O由非结晶相态R3、R9、3’和结晶相态R2、R8、3”的电阻来表示。对对应于在该组读取端子之间的路径中串联连接的电阻的逻辑输入1、0进行给定的逻辑OR操作，其中，在相邻层2、2’之间存储信息。对与该组读取端子之间的另一路径中的电阻并行连接的在该组读取端子之间的路径中的电阻进行逻辑AND操作，逻辑AND操作的每个逻辑输入在对上述该组读取端子之间的每个路径进行的各个逻辑OR操作中生成。因此，参考图1，在该组读取端子T2和T9之间的读取操作对应于如下逻辑操作:(R20R R8)AND(R30R R9)，这产生逻辑输出0，且该组读取端子T5和T6之间的读取操作对应于如下逻辑操作:(R20R R3)AND(R80R R9)，这参数逻辑输出I。因此，可以使用不同的各组读取端子对被存储在相邻层2、2’之间的同一信息进行不同逻辑操作。
[0029]在本发明的实施例的第二变型中，通过在相邻层2、2’的写入路径T2-T5-T9中提供的写入端子T5-T9来进行写入操作。与该写入操作同时地，进行逻辑操作，根据该逻辑操作，修改相邻层2、2’中的在给定存储路径T2-T6-T9中的以给定格式存储的信息。如参考图1 一般描述的，该信息可以通过电阻R3、R9在给定存储路径T2-T6-T9中存储，该电阻R3、R9可以与给定存储路径T2-T6-T9中的加热器电端子T2、T9和另外的加热器电端子T6的各自的组合之间提供的相变材料3的非结晶3’和结晶3”相态相关联。在本例子中，分别使用逻辑值1、0用于表示非结晶相态3’和结晶相态3”。在给定存储路径T2-T6-T9中存储的信息R3、R9可以包括与写入操作同时进行的逻辑AND操作的逻辑输入1、0。在该写入操作中，可以相对于写入路径T2-T5-T9中的另一写入端子T9而向写入端子T2、T5施加结晶电压脉冲VI，给定存储路径T2-T6-T9中的写入端子T6被浮置。与写入操作同时进行的逻辑AND操作使得在给定存储路径T2-T6-T9中存储的信息R3、R9被修改。修改的信息包括逻辑AND操作的逻辑输出1、0 ;其被存储在给定存储路径T2-T6-T9中的由于逻辑AND操作而发生了信息修改的位置中。
[0030]对于在写入操作中如上所述地施加的结晶电压脉冲VI，且对于由表示逻辑输入组合1、1或0、0的各自的电阻R3、R9在给定存储路径T2-T6-T9中存储的信息，由于与写入操作同时进行的逻辑AND操作，将不发生在给定存储路径T2-T6-T9中存储的信息的修改。相反，仅在各自的电阻R3、R9表示逻辑输入组合O、I或1、0的情况下，如上所述地进行写入操作使得在对应于非结晶相态3’、逻辑值I的给定存储路径中的电阻R3、R9的修改被改变为结晶相态3”、逻辑值O。在该情况下，修改的信息R3、R9、3”对应于逻辑AND操作的逻辑输出O。修改的信息被存回到已经由逻辑AND操作、即通过跨越相邻层2、2’的存储路径T2-T6-T9中的加热器电端子T2，T9和另外的加热器电端子T6的各自的组合之间的修改后的电阻R3、R9实施了信息修改的地方。
[0031]当然，本发明的实施例的第二变型不限于上述给出的例子，且实际上，通过关于适当选择的写入路径/写入端子进行写入操作而在相邻层2、2’之一或两者中的任何期望的存储路径中存储的信息的修改也可以被包含在本发明的范围内。
[0032]根据如图2所示的本发明的另一实施例，提供包括彼此电接触且彼此堆叠地提供的多个半导体堆叠1、10的阵列100。阵列100中的半导体堆叠1、10的每个具有对应于参考图1所述的本发明的实施例的特征和优点。因此，半导体丢的10包括相邻层2、2’，且每个层2、2’包括相变存储器单元。每个相变存储器单元包括在加热器电端子T10、T3和两个另外的加热器电端子T6、T7之间提供的相变材料3，且加热器电端子Τ10、Τ3被提供为与两个另外的加热器电端子Τ6、Τ7的每个电通信。如可以从图2的例子看出的，通过电阻R4、RlO存储的信息对应于逻辑输入0，且电阻R5和Rll对应于逻辑输入I。
[0033]在图2所示的例子中，彼此相邻地提供半导体堆叠1、10的每个；在它们之间共同具有另外的加热器电端子Τ6。虽然未示出，但是在本发明的实施例的变型中，可以在彼此上面堆叠地提供多个半导体堆叠1、10。通过示例，且参考图2所示的半导体堆叠1、10的结构特征，对于在半导体堆叠I上提供的半导体堆叠10，它们将在其间共享加热器电端子，其在本示例中可以是半导体堆叠I的加热器电端子T9或半导体堆叠10的Τ3。在本发明的实施例的另一变型中，上述堆叠布置可以被组合以获得二维堆叠的阵列100，其包括至少一个半导体堆叠I以及在其顶部与其相邻地提供的各个半导体堆叠10。关于此，且通过示例，在该布置中，在堆叠1、10之间共享至少两个结构特征，S卩加热器电端子T9、Τ3之一和两个另外的加热器电端子Τ6之一。在本发明的实施例的另一变型中，可以在相对于彼此而三维堆叠多个半导体堆叠1、10。
[0034]在本发明的实施例中，进行的逻辑存在取决于在相邻层2、2’中存储的信息R2、R8、R3、R9。为了促进逻辑操作重新配置，在相邻层2、2’之一中的相变存储器单元中的至少一个加热器电端子T2、T9和两个另外的加热器电端子T5、T6之一之间存储的信息。
[0035]本发明的实施例不限于从给定读取端子开始读取操作。而且如下也被包含在本发明的范围内:当逻辑输入I由给定的一组写入端子之间的相变材料的结晶相态的电阻来表示时和当逻辑输入O由给定的一组写入端子之间的相变材料的非结晶相态的电阻来表示时。
[0036]已经仅通过示例来描述电路本发明，且可以在本发明的范围内进行细节的修改。
[0037]在本说明书中公开的每个特征与在适当时、权利要求书和附图可以被独立地提供或以适当的组合来提供。
【权利要求】
1.一种半导体堆叠(1)，用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层(2、2’)，其中每层(2、2’ )包括至少一个相变存储器单元，其中，在加热器电端子(T2、T9)和至少两个另外的加热器电端子(T5、T6)之间提供相变材料(3)，在加热器电端子(Τ2、Τ9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)可在至少两个可逆地转换的相态，非结晶相态(3’ )和结晶相态(3”)，之一中操作，其中，在使用时所述半导体堆叠可被配置以通过每层(2、2’ )中的每个加热器电端子(Τ2、Τ9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)的相态(3，，、3，)的电阻(R2、R8、R3、R9)来存储信息，且基于在相邻层(2、2’ )中存储的信息来进行所述逻辑操作。
2.根据权利要求1所述的半导体堆叠(1)，其中，进行的逻辑操作对应于读取操作，在该读取操作中，读取在一组读取端子(T2-T9 ；T5-T6)之间的相邻层(2、2’ )中存储的信息(R2、R8、R3、R9)。
3.根据权利要求2所述的半导体堆叠(I)，其中，逻辑输入I和O分别由在每个相邻层(2、2’)的相变存储器单元中的加热器电端子(T2、T9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间设置的相变材料(3)的非结晶相态(3’ )和结晶相态(3”)的电阻(R2、R8、R3、R9)来表示。
4.根据权利要求2或3所述的半导体堆叠(1)，其中，所述逻辑操作包括给定的逻辑OR操作，其对应于读取操作的一个方面，该读取操作的一个方面包括读取在该组读取端子(T2-T9 ；T5-T6)之间的至少一个路径(Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2_Τ6)中的相邻层(2、2’)中存储的信息。
5.根据权利要求2、3或4所述的半导体堆叠(1)，其中，所述进行的逻辑操作包括逻辑AND操作，所述逻辑AND操作的每个逻辑输入在所述读取操作的另一个方面中生成，该读取操作的另一个方面包括读取在该组读取端子(Τ2-Τ9 ；Τ5-Τ6)之间的给定路径(Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2-Τ6)中的相邻层(2、2，)中存储的信息。
6.根据权利要求2到5中的任意一个所述的半导体堆叠(I)，其中，所选的一组读取端子(Τ2-Τ9 ；Τ5-Τ6)用于所述读取`操作。
7.根据权利要求1所述的半导体堆叠(1)，其中所进行的逻辑操作与写入操作同时发生，所述写入操作关于在相邻层(2、2’)的写入路径(Τ2-Τ5-Τ9)中提供的写入端子(Τ5-Τ9)来进行，关于相邻层(2、2’ )的至少一个存储路径(Τ2-Τ6-Τ9)中存储的信息的给定格式根据所述逻辑操作来修改。
8.根据权利要求7所述的半导体堆叠(I)，其中，至少一个写入端子(Τ5)可配置为供应有相对于另一写入端子(T9)的结晶电压脉冲(VI)。
9.根据权利要求7或8的半导体堆叠(1)，可被配置为在原地存储由所进行的逻辑操作修改的信息。
10.根据任一前述权利要求所述的半导体堆叠(1)，其中，两个另外的加热器电端子(Τ5、Τ6)被共同提供给相邻层(2、2’ )的各个相变存储器单元。
11.根据任一前述权利要求所述的半导体堆叠(1)，其中，对于逻辑操作再配置，改变在相邻层(2、2’ )之一中的相变存储器单元中的至少一个加热器电端子(Τ2、Τ9)和两个另外的加热器电端子(Τ5、Τ6)之一之间存储的信息。
12.—种阵列(100)，包括多个半导体堆叠，每个半导体堆叠(1、10)如在权利要求1到11中的任意一个所述，彼此电接触且相对于彼此堆叠地提供所述多个半导体堆叠(1、10)。
13.根据权利要求12所述的阵列(100)，其中，彼此堆叠地、彼此相邻地或前述组合地，提供所述多个半导体堆叠(1、10)。
14.根据权利要求12或13的阵列(100)，其中，所述多个半导体堆叠(1、10)相对于彼此三维地堆叠。
15.一种采用半导体堆叠(I)进行逻辑操作的方法，其中，所述半导体堆叠(I)包括布置成堆叠配置的相邻层(2、2’)，每层(2、2’)包括至少一个相变存储器单元，其中在加热器电端子(T2、T9)和至少两个另外的加热器电端子(T5、T6)之间提供相变材料(3)，在加热器电端子(T2、T9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)在至少两个可逆地转换的相态，非结晶相态(3’ )和结晶相态(3”)，之一中可操作，所述方法包括如下步骤:通过每层(2、2’ )中的每个加热器电端子(Τ2、T9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)的相态(3，，、3，)的电阻(R2、R8、R3、R9)来存储信息，且基于相邻层(2、2’ )中存储的信息来进行所述逻辑操作。
16.一种对半导体堆叠(I)的使用，所述半导体堆叠(I)用于进行至少一个逻辑操作，所述半导体堆叠(I)包括布置成堆叠配置的相邻层(2、2’)，每层(2、2’ )包括至少一个相变存储器单元，其中，在加热器电端子(T2、T9)和至少两个另外的加热器电端子(Τ5、Τ6)之间提供相变材料(3)，在加热器电端子(Τ2、T9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)在至少两个可逆地转换的相态，非结晶相态(3’)和结晶相态(3”)，之一中可操作，其中， 在使用时，所述半导体堆叠可被配置以通过每层(2、2’)中的每个加热器电端子(Τ2、Τ9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)的相态(3”、3’)的电阻(R2、R8、R3、R9)来存储信息，且基于在相邻层(2、2’)中存储的信息来进行所述逻辑操作。
【文档编号】H01L45/00GK103680606SQ201310375524
【公开日】2014年3月26日 申请日期:2013年8月26日 优先权日:2012年8月29日
【发明者】D.克雷布斯, A.塞巴斯蒂安 申请人:国际商业机器公司